特許

J-GLOBAL ID：200903028571508912

半導体装置および半導体装置の製造方法

発明者： 加藤 久幸
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-283883
公開番号（公開出願番号）：特開2001-111004
出願日： 1999年10月05日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 キャパシタの形成領域であるホールの形状とホールの平面的な形状およびレイアウト配置を工夫し、キャパシタ下部電極の表面積を増やし、キャパシタ容量を増大化する半導体装置とその製造方法を提供する。【解決手段】 キャパシタの形成領域であるホールの側壁部をシリコン酸化膜とシリコン窒化膜を交互に形成した凹凸形状にする。さらにその凹凸形状の側壁部と底面部に粗面化処理を施したキャパシタ下部電極を形成する。ホールの平面的な形状を2次元平面を有効的に活用した例えばL字型形状とし、そのレイアウト配置をL字型形状の対面配置とすることで、平面的にもキャパシタの形成領域を有効利用する。

請求項（抜粋）：

半導体基板上にキャパシタ部を備えた半導体装置であって、前記半導体基板上に形成された多層膜と、前記多層膜に開口されたホールとを備え、前記キャパシタ部は、前記ホールの側壁部が凹部と凸部から構成された多段ひさし構造であることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 621 C ,  H01L 27/10 621 Z

Fターム (12件)：

5F083AD21 ,  5F083AD29 ,  5F083AD45 ,  5F083AD49 ,  5F083AD62 ,  5F083JA56 ,  5F083LA01 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06