特許
J-GLOBAL ID：200903028592411846
半導体装置とその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-209428
公開番号（公開出願番号）：特開2001-036047
出願日： 1999年07月23日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 ROM書き込み不良の発生を抑止する。【解決手段】 チップ上のロジック部形成領域及びROM部形成領域上にそれぞれ形成されたMOSトランジスタ5及びMOSトランジスタ6,7,8,9を被覆する層間絶縁膜10,11上の前記ロジック部形成領域と前記ROM部形成領域との間にエッチングストッパ膜12が形成され、その上に形成された層間絶縁膜13と前記層間絶縁膜10,11を介して前記ROM部形成領域内の少なくともROM書き込みされるトランジスタ6,7,9領域上にROM書き込みイオン注入用の第2のスルーホール19,20が形成され、また前記エッチングストッパ膜12上に到達し、前記ROM部形成領域を取り囲むように第1のスルーホール18が形成されていることを特徴とする。
請求項（抜粋）：
チップ上のロジック部形成領域及びROM部形成領域上にそれぞれ形成されたMOSトランジスタと、前記MOSトランジスタを被覆する層間絶縁膜上の前記ロジック部形成領域と前記ROM部形成領域との間に形成されたエッチングストッパ膜と、前記エッチングストッパ膜を被覆する層間絶縁膜に形成された前記エッチングストッパ膜上に到達する第1のスルーホールと、前記層間絶縁膜を介して前記ROM部形成領域内の少なくともROM書き込みされるトランジスタ領域上に形成されたROM書き込みイオン注入用の第2のスルーホールと、前記第1及び第2のスルーホールを被覆するように形成された層間絶縁膜とを具備したことを特徴とする半導体装置。
Fターム (14件)：
5F083CR02
, 5F083GA27
, 5F083GA30
, 5F083JA32
, 5F083JA35
, 5F083JA36
, 5F083JA39
, 5F083JA53
, 5F083JA56
, 5F083PR06
, 5F083PR22
, 5F083PR36
, 5F083ZA12
, 5F083ZA14
