特許

J-GLOBAL ID：200903028624910203

半導体集積回路装置の製造方法

発明者： 榎本 裕之 ,  中村 守男 ,  大塚 文雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-220527
公開番号（公開出願番号）：特開平11-067904
出願日： 1997年08月15日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 半導体集積回路装置の信頼度を向上することができる技術を提供する。【解決手段】 n+ 型半導体領域15に接するコンタクトホール22aおよびゲート電極11bに接するコンタクトホール22bを同時に形成する際、すでにゲート電極11b上の窒化シリコン膜16,10が除去されており、コンタクトホール22aの底の窒化シリコン膜16を必要以上にオーバーエッチングしなくてもよいので、埋め込み型浅溝アイソレーションとコンタクトホール22aに合わせずれが生じても、素子分離領域の端部の埋め込み型浅溝アイソレーションを構成する酸化シリコン膜5が削れにくくなる。

請求項（抜粋）：

MISFETのソース領域またはドレイン領域に接する第1のコンタクトホールおよび他のMISFETのゲート電極に接する第2のコンタクトホールを形成する半導体集積回路装置の製造方法であって、(a).半導体基板上に導電膜および絶縁膜を順次堆積した後、前記絶縁膜および前記導電膜を順次エッチングして、前記導電膜によって構成されるゲート電極を形成する工程と、(b).前記第2のコンタクトホールを形成する領域の前記絶縁膜をエッチングして前記ゲート電極を露出させる工程と、(c).前記半導体基板上に層間絶縁膜を形成した後、前記層間絶縁膜をエッチングして、前記第1のコンタクトホールおよび前記第2のコンタクトホールを同時に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/90 C ,  H01L 21/28 L ,  H01L 29/78 301 P ,  H01L 29/78 301 X