特許
J-GLOBAL ID：200903028626240094
半導体記憶装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-338249
公開番号（公開出願番号）：特開平7-235613
出願日： 1994年12月27日
公開日（公表日）： 1995年09月05日
要約：
【要約】【目的】 DRAMの冗長回路への切り換えを行う浮遊ゲート型メモリセルを、1トランジスタ/1キャパシタ型のDRAMメモリセルと同時に製造する。【構成】 同一シリコン基板1上に、DRAMメモリセルのゲート酸化膜4と浮遊ゲート型メモリセルのトンネル酸化膜6を同時に形成した後、DRAMメモリセルのゲート電極5と浮遊ゲート型メモリセルの浮遊ゲート下部7′、DRAMメモリセルのキャパシタ下部電極13と浮遊ゲート型メモリセルの浮遊ゲート上部7′′、DRAMメモリセルのキャパシタ上部電極17と浮遊ゲート型メモリセルの制御ゲート18をそれぞれ同一のポリシリコン膜で形成する。また、DRAMメモリセルのキャパシタ誘電体膜15と浮遊ゲート型メモリセルの浮遊ゲート/制御ゲート間の誘電体膜16を同時に形成する。
請求項（抜粋）：
1個のMOSトランジスタと1個のキャパシタとで構成された複数個の第1のメモリセルからなる第1のメモリセルアレイを備えた本体部と、複数個の前記第1のメモリセルからなる第2のメモリセルアレイを備えた冗長回路を構成する予備部と、前記第1のメモリセルアレイ及び前記第2のメモリセルアレイのアドレスを指定するためのアドレスデコーダと、電気的に書き換えが可能であり且つ誘電体膜を介して浮遊ゲートと制御ゲートとが形成された複数個の不揮発性の第2のメモリセルからなり、前記アドレスデコーダに接続された不良ビット切り換え制御回路とを有し、前記アドレスデコーダから前記第1のメモリセルアレイ及び前記第2のメモリセルアレイのいずれにアドレス指定するかを、前記不良ビット切り換え制御回路の前記第2のメモリセルの記憶状態に応じて切り換えることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8242
, H01L 27/108
, H01L 21/82
, H01L 27/105
H01L 27/10 325 T
, H01L 21/82 R
, H01L 27/10 441
