特許
J-GLOBAL ID：200903028689826510
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-218030
公開番号（公開出願番号）：特開平7-307098
出願日： 1994年08月19日
公開日（公表日）： 1995年11月21日
要約：
【要約】【目的】 電源電圧が低い場合でも誤動作の危険がなく、また動作の複雑化を招くことなく、動作所要時間が短い書込みベリファイ動作を実現することを可能とした半導体記憶装置を提供すること。【構成】 セルアレイと、センス動作と書込みデータのラッチ動作を行うデータラッチ兼センスアンプと、セルアレイの所定範囲のメモリセルに対しデータ書込みを行い、かつ書込み不十分のセルには再書込みを行うベリファイ制御回路と、ベリファイ動作時に書込み状態に応じて再書込みデータを自動設定する回路と、ベリファイ動作時に書込みを終了するか否かを判定する回路とを備えた半導体記憶装置において、判定する回路は、直列接続された同極性のトランジスタQn11,Qn12 を備え、データラッチ兼センスアンプのノードN1がQn11 のゲートに入力され、Qn12 のソースが接地電位に接続されることを特徴とする。
請求項（抜粋）：
半導体基板にデータを記憶するメモリセルが配列形成されたメモリセルアレイと、このメモリセルアレイのビット線方向の一端部に設けられた、書込みデータのラッチ動作を行うデータラッチ回路と、複数個の前記データラッチ回路にラッチされた複数個のデータが全て所定のデータと同じか否かを判定する手段とを具備した半導体記憶装置において、前記判定する手段は、直列接続された同極性の第1及び第2のトランジスタを備え、前記データラッチ回路のノードの一端が第1若しくは第2のトランジスタのゲートに入力され、前記直列接続されたトランジスタの一端が電源電位若しくは接地電位に設定されていることを特徴とする半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C 17/00 510 A
, G11C 17/00 530 A
, H01L 27/10 434
