特許

J-GLOBAL ID：200903028718040938

演算装置

発明者： 丸山 亮司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-039474
公開番号（公開出願番号）：特開平9-292417
出願日： 1997年02月24日
公開日（公表日）： 1997年11月11日
要約：

【要約】【課題】 本発明は、低コスト及び高精度化することを目的とする。【解決手段】 第1、第2の1ビットA/D変換器101,102は、被測定系の電圧、電流にそれぞれ正比例した各入力電圧をそれぞれ1ビットのコードに変換する。第1、第2のアップダウンカウンタ109,110は、そのコードによりそれぞれクロックのアップ/ダウンカウントが制御され、各入力電圧のA/D変換値をそれぞれ出力する。ラッチ113は、入力されるデータの1クロック前のデータを保持して出力する。加減算器112は、第1、第2の1ビットA/D変換器101,102の各出力データ及び当該各出力データの排他的論理和による制御の基で、ラッチ113の出力データに第1、第2のアップダウンカウンタ109,110の各出力データ及び数値1を加減算することにより、各入力電圧の積に比例した演算データをラッチ113に出力する。加算器114は、ラッチから出力されたデータを積算する。

請求項（抜粋）：

被測定系の電圧、電流にそれぞれ正比例した各入力電圧をそれぞれ1ビットのコードに変換する第1、第2の1ビットA/D変換器と、該第1、第2の1ビットA/D変換器から出力された前記コードによりそれぞれクロックのアップ/ダウンカウントが制御され、前記各入力電圧のA/D変換値をそれぞれ出力する第1、第2のアップダウンカウンタと、入力されるデータの1クロック前のデータを保持して出力するラッチと、前記第1、第2の1ビットA/D変換器の各出力データ及び当該各出力データの排他的論理和による制御の基で、該ラッチの出力データに前記第1、第2のアップダウンカウンタの各出力データ及び数値1を加減算することにより、前記各入力電圧の積に比例した演算データを前記ラッチに出力する加減算器と、前記ラッチから出力されたデータを積算する加算器と、を有することを特徴とする演算装置。