特許
J-GLOBAL ID：200903028831031120
マルチプロセッサシステムの共有メモリ制御装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
武 顕次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-149399
公開番号（公開出願番号）：特開平7-021114
出願日： 1993年06月21日
公開日（公表日）： 1995年01月24日
要約：
【要約】【目的】 マルチプロセッサの共有メモリ制御装置で、MPU側データバス幅の制限を受けずにその2倍のメモリ側データバス幅でデータ転送の高速化を図る。【構成】 MPUのライト時はMPU側データ(16バイト幅)の取り込み2回に対してメモリ側データ(32バイト幅)を1回出力し、リード時はメモリ側データの取り込み1回に対してMPU側データを2回出力するメモリデータ制御部1a、1bと、アクセス許可を受けたMPUのデータバスとメモリデータ制御部のMPU側データ21a又は21bを接続するMPU側セレクタ2と、メモリ1回のアクセスに対してメモリデータ制御部の16バイトデータ2個を順次選択して上記メモリデータバスと接続させるメモリ側セレクタ3とを設け、メモリサイクル時間に関せず各々のメモリデータ処理部を順次重ねて制御することで、MPU側データバス幅の制限を受けずに高速化できる。
請求項（抜粋）：
データバス幅がそれぞれmビットとされる複数のマイクロプロセッサと、データバス幅が少なくともL×mビット(Lは2以上の整数)とされる共有メモリとを有し、各マイクロプロセッサがそのアクセス要求に基づいて所定の順序で前記共有メモリにアクセスしてデータの読み出しまたは書き込みを行なうマルチプロセッサシステムの共有メモリ制御装置において、前記複数のマイクロプロセッサと前記共有メモリとの間に複数個のメモリデータ制御部を設け、前記メモリデータ制御部の各々は、データ読み出し時に、前記共有メモリから1回に取り込んだL×mビットのデータをmビットずつL回で当該アクセス中のマルチプロセッサに出力し、データ書き込み時に、当該アクセス中のマイクロプロセッサからmビットずつL回で取り込んだデータをL×mビットの1回で前記共有メモリに出力するように構成したことを特徴とするマルチプロセッサシステムの共有メモリ制御装置。
IPC (2件)：
G06F 13/16 520
, G06F 15/163
