特許
J-GLOBAL ID：200903028831641700
遅延回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-066776
公開番号（公開出願番号）：特開平10-261942
出願日： 1997年03月19日
公開日（公表日）： 1998年09月29日
要約：
【要約】【課題】 ファイン遅延回路のゲート数と、さらに変換メモリの容量を少なくし、遅延時間の精度を向上させた遅延回路を提供する。【解決手段】 ロジック遅延回路とファイン遅延回路とを使用した基準クロックによる遅延回路において、基準クロックを分周してロジック遅延回路のクロックとする分周器と、前記ロジック遅延回路の出力をデコードするデコーダと、該デコーダの出力を受けて、前記基準クロックから目的のクロックパルスを選択するフリップフロップ回路とを具備した解決手段。
請求項（抜粋）：
ロジック遅延回路とファイン遅延回路とを使用した基準クロックによる遅延回路において、基準クロックを分周してロジック遅延回路のクロックとする分周器と、前記ロジック遅延回路の出力をデコードするデコーダと、該デコーダの出力を受けて、前記基準クロックから目的のクロックパルスを選択するフリップフロップ回路と、を具備していることを特徴とした遅延回路。
引用特許：
前のページに戻る
