特許

J-GLOBAL ID：200903028848090538

半導体記憶装置およびその製造方法

発明者： 松尾 佳子 ,  尾崎 徹 ,  仁田山 晃寛 ,  堀口 文男
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平4-088809
公開番号（公開出願番号）：特開平5-291528
出願日： 1992年04月09日
公開日（公表日）： 1993年11月05日
要約：

【要約】 (修正有)【目的】 DRAMの高集積化、セル面積の微細化に適応したトレンチ型キャパシタのセル構造を有する半導体記憶装置およびその製造方法を提供する。【構成】 市松模様に配置したシリコン柱の周りにトレンチが形成され、シリコン柱上部においてシリコン柱をとりかこむようにゲート電極を具備したトランジスタを形成し、シリコン柱下部におけるトレンチ内では、下からプレート電極106、絶縁膜105′、蓄積電極と積層したキャパシタを形成し、前記プレート電極106は、シリコン柱の角どうしの隙間を充填し、前記蓄積電極はトランジスタのソースまたはドレイン領域の一方に接続されたことを特徴とする半導体記憶装置。【効果】 本発明によれば、素子領域101であるシリコン柱をF×Fの最小加工寸法におさえることが可能となり、セル面積が2F2 のトレンチ型キャパシタを実現可能とする。また、表面にはBL断差のみの平坦なセルを形成できる。

請求項（抜粋）：

市松模様に配置したシリコン柱の周りにトレンチが形成され、シリコン柱上部においてシリコン柱をとりかこむようにゲート電極を具備したトランジスタを形成し、シリコン柱下部におけるトレンチ内では、下からプレート電極、絶縁膜、蓄積電極と積層したキャパシタを形成し、前記プレート電極は、シリコン柱の角どうしの間隙を充填し、前記蓄積電極はトランジスタのソースまたはドレイン領域の一方に接続されたことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 27/04