多ビット不揮発性記憶デバイス及びその形成方法

発明者： , ,
出願人/特許権者：
代理人 (5件)：社本一夫 , 増井忠弐 , 小林泰 , 千葉昭男 , 富田博行
公報種別：公表公報
出願番号（国際出願番号）：特願2006-508737
公開番号（公開出願番号）：特表2006-521024
出願日： 2004年02月13日
公開日（公表日）： 2006年09月14日
要約：

多ビット不揮発性記憶デバイスは、基板(10)上に形成された2つの絶縁層(12及び16)の間に挟まれた電荷蓄積層(14)を備える。厚い酸化層(18)は電荷蓄積層(14)の上に形成され、最小特徴部寸法の孔は厚い酸化層(18)内にエッチングされる。開口は厚い酸化層(18)内に形成される。電荷蓄積層上の孔の内壁に形成された側壁スペーサ(60)は、その間に最小特徴部寸法よりも小さな空隙(62)を有する。電荷蓄積層(14)がエッチングにより除去される際、側壁スペーサ(60)は、電荷蓄積層の一部をマスクする機能を果たし、側壁スペーサ(60)の下に2つの分離した電荷蓄積領域(55及び57)が形成される。デバイスは1つのマスク段階だけを使用して製造することができる。電荷蓄積領域を分離することにより、窒化物における電荷の側方伝導を防止できる。

請求項（抜粋）：

記憶デバイスを作る方法であって、ゲート材料に対してエッチング選択性をもつ材料層を基板上に形成する段階と、前記材料層内に開口を形成する段階と、前記開口を通して電荷蓄積材料層をエッチングして前記電荷蓄積材料層内に開口を形成することによって形成される第1の電荷蓄積構造体及び第2の電荷蓄積構造体を形成する段階であって、前記第1の電荷蓄積構造体が、前記エッチングの後に残り前記電荷蓄積材料層内の前記開口の第1の側部に位置する前記電荷蓄積材料層の少なくとも一部を含み、前記第2の電荷蓄積構造体が、前記エッチングの後に残り前記電荷蓄積材料層内の前記開口の第2の側部に位置する前記電荷蓄積材料層の少なくとも一部を含む前記段階と、前記材料層内の前記開口内に前記ゲート材料を堆積させてゲートの少なくとも1つの部分を形成する段階を含む、ゲートを形成する段階と、を含み、前記ゲートの前記部分が、前記第1の電荷蓄積構造体の少なくとも一部の上、及び前記第2の電荷蓄積構造体の少なくとも一部の上に位置する部分を含むことを特徴とする方法。

IPC (4件)：

H01L 21/824 , H01L 29/792 , H01L 29/788 , H01L 27/115

FI (2件)：

H01L29/78 371 , H01L27/10 434

Fターム (40件)：

5F083EP03 , 5F083EP09 , 5F083EP17 , 5F083EP18 , 5F083EP25 , 5F083EP26 , 5F083EP48 , 5F083EP49 , 5F083EP63 , 5F083EP68 , 5F083ER02 , 5F083ER15 , 5F083ER16 , 5F083GA21 , 5F083GA27 , 5F083JA02 , 5F083JA04 , 5F083JA06 , 5F083JA35 , 5F083MA03 , 5F083MA20 , 5F083PR09 , 5F083PR29 , 5F083PR40 , 5F083ZA21 , 5F101BA12 , 5F101BA16 , 5F101BA44 , 5F101BA45 , 5F101BA47 , 5F101BA54 , 5F101BB04 , 5F101BC11 , 5F101BD07 , 5F101BD10 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF05 , 5F101BH19

引用特許：

審査官引用 (5件)

特許第6462375号
特許第6462375号
ツインNAND素子構造、そのアレイ動作およびその製造方法
公報種別：公開公報出願番号：特願2002-235666 出願人：ヘイロエルエスアイインコーポレイテッド

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