特許

J-GLOBAL ID：200903028902141232

半導体装置及びその製造方法

発明者： 倉田 創
出願人/特許権者： 富士通株式会社
代理人 (1件)： 眞鍋 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-291515
公開番号（公開出願番号）：特開2002-100768
出願日： 2000年09月26日
公開日（公表日）： 2002年04月05日
要約：

【要約】【課題】 半導体装置及びその製造方法に関し、ゲートに異なる材料を複合して用いるなどの難しい手段を採ることなく、ゲートの仕事関数を異ならせてしきい値のロールオフを抑止し、短チャネル効果の一つを排除しようとする。【解決手段】 材料がSiGe混晶或いはSiGeC混晶であって、該混晶を熱酸化してGeを偏析させ、組成をゲート端部とゲート中央部とで異ならせることに依って、しきい値を高く維持したゲート3を実現する。

請求項（抜粋）：

材料がSiGe混晶或いはSiGeC混晶であって且つ該混晶の組成がゲート端部とゲート中央部とで相違するゲートを備えてなることを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/285 ,  H01L 21/285 301

FI (4件)：

H01L 21/28 301 A ,  H01L 21/285 C ,  H01L 21/285 301 Z ,  H01L 29/78 301 G

Fターム (16件)：

4M104AA01 ,  4M104BB01 ,  4M104BB39 ,  4M104CC05 ,  4M104DD43 ,  4M104DD79 ,  4M104DD88 ,  4M104FF40 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F040DA06 ,  5F040EC04 ,  5F040EC05 ,  5F040EC07