特許

J-GLOBAL ID：200903028925964651

半導体記憶装置

発明者： 西坂 禎一郎 ,  山崎 和之
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-263003
公開番号（公開出願番号）：特開平9-106691
出願日： 1995年10月11日
公開日（公表日）： 1997年04月22日
要約：

【要約】【目的】 読み出しの際、メモリセルに直列に接続される接続トランジスタの数を抑制しながら、メタル配線(メタルビット線や仮想メタルグランド線)のピッチを大きくする。【構成】 拡散層配線BL1 ,BL2 ,...をソース・ドレインとし、またワード線W1 ,W2 ,...をゲート配線とするプレーナ構造のメモリセルMC1 ,MC2,...が配列される。メタルビット線M2 は接続トランジスタTS11,TS12,TS21.TS31,TS32,TS33,TS34を介して拡散層配線BL2 ,BL3 ,...BL8 に接続される。仮想メタルグランド線M1 は接続トランジスタTS41,TS42,TS51,TS61を介して拡散層配線BL1 ,BL2 ,...BL4 に接続される。また仮想メタルグランド線M3 は接続トランジスタTS43,TS44,TS52,TS62を介して拡散層配線BL6 ,BL7 ,...BL9 に接続される。

請求項（抜粋）：

一導電型半導体基板上に、互いに平行に配置された第1から第9の拡散層配線群と、前記拡散層配線群上に直交して配置された複数本のゲート配線と、隣り合う前記拡散層配線をソース・ドレインとし、さらに隣り合う前記拡散層配線間でかつ、前記ゲート配線直下をチャネルとするメモリセルが前記拡散層配線方向に配置されてなるメモリセル列と、前記拡散層配線群上に配列された8列の前記メモリセル列を単位としてなるメモリセル列群があって、前記第1の拡散層配線の一端は第1の接続トランジスタを介して第1の仮想メタルグランド線と接続されかつ、第2の接続トランジスタを介して前記第2の拡散層配線の一端と接続され、前記第3の拡散層配線の一端は第3の接続トランジスタを介して前記第1の仮想メタルグランド線と接続され、かつ、第4の接続トランジスタを介して前記第4の拡散層配線の一端と接続され、前記第3の拡散層配線の他端は第5の接続トランジスタを介してメタルビット線に接続されかつ、第6の接続トランジスタを介して前記第2の拡散層配線の他端に接続され、前記第5の拡散層配線の一端は第7の接続トランジスタを介して前記メタルビット線に接続されかつ、第8の接続トランジスタを介して前記第4の拡散層配線の他端と接続されかつ、第9の接続トランジスタを介して前記第6の拡散層配線の一端に接続され、前記第7の拡散層配線の一端は第10の接続トランジスタを介して前記メタルビット線に接続されかつ、第11の接続トランジスタを介して前記第8の拡散層配線の一端に接続され、前記第7の拡散層配線の他端は、第12の接続トランジスタを介して第2の仮想メタルグランド線に接続されかつ、第13の接続トランジスタを介して前記第6の拡散層配線の他端に接続され、前記第9の拡散層配線の一端は第14の接続トランジスタを介して前記第2の仮想メタルグランド線に接続されかつ、第15の接続トランジスタを介して前記第8の拡散層配線の他端に接続され、前記第5及び第10の接続トランジスタのゲート配線となる第1のビットライン選択線と、前記第7の接続トランジスタのゲート配線となる第2のビットライン選択線と、前記第6、第8、第9及び第11の接続トランジスタのゲート配線となる第3のビットライン選択線と、前記第3及び第12の接続トランジスタのゲート配線となる第1のグランドライン選択線と、前記第1及び第14の接続トランジスタのゲート配線となる第2のグランドライン選択線と、前記第2、第4、第13及び第15の接続トランジスタのゲート配線となる第3のグランドライン選択線とを具備してなることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 17/12 ,  H01L 27/10 431

FI (2件)：

G11C 17/00 304 A ,  H01L 27/10 431