特許

J-GLOBAL ID：200903028926815609

薄膜トランジスタパネルおよびその製造方法

発明者： 下牧 伸一 ,  渡辺 仁
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 花輪 義男
公報種別：公開公報
出願番号（国際出願番号）：特願2003-137233
公開番号（公開出願番号）：特開2004-341186
出願日： 2003年05月15日
公開日（公表日）： 2004年12月02日
要約：

【課題】薄膜トランジスタパネルの製造工程数を少なくする。【解決手段】走査ライン5と静電保護リング12とは、電極41、42を有する静電保護素子13および接続配線43を介して接続されている。そして、静電保護素子13を含むゲート絶縁膜22の上面に層間絶縁膜29を形成した後に、フォトリソグラフィ法により、コンタクトホール44、45、46を形成する。次に、特に、層間絶縁膜29の上面に接続配線43をコンタクトホール44、45を介して走査ライン5および一方の電極41に接続させて形成する。この場合、層間絶縁膜29およびゲート絶縁膜22に連続してコンタクトホール44を形成することにより、コンタクトホール形成工程を1回減らすことができる。【選択図】 図4

請求項（抜粋）：

薄膜トランジスタのゲート電極を含む走査ライン上にゲート絶縁膜および層間絶縁膜が設けられ、前記層間絶縁膜上に静電保護リングが静電保護素子を介して前記走査ラインに接続されて設けられた薄膜トランジスタパネルにおいて、前記静電保護素子と前記走査ラインとを接続するために前記層間絶縁膜上に設けられた接続配線の一端部は前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に形成された下部コンタクトホールを介して前記走査ラインに接続されていることを特徴とする薄膜トランジスタパネル。

IPC (3件)：

G09F9/30 ,  H01L21/336 ,  H01L29/786

FI (4件)：

G09F9/30 338 ,  H01L29/78 623A ,  H01L29/78 612D ,  H01L29/78 619B

Fターム (60件)：

2H092GA64 ,  2H092JA26 ,  2H092JB13 ,  2H092JB38 ,  2H092JB51 ,  2H092JB58 ,  2H092JB63 ,  2H092JB69 ,  2H092JB79 ,  2H092MA08 ,  2H092MA12 ,  2H092MA35 ,  2H092MA37 ,  2H092NA25 ,  5C094AA31 ,  5C094AA43 ,  5C094AA44 ,  5C094AA48 ,  5C094BA03 ,  5C094CA19 ,  5C094DA13 ,  5C094DB01 ,  5C094DB02 ,  5C094DB04 ,  5C094EA04 ,  5C094EA05 ,  5C094EA07 ,  5F110AA16 ,  5F110AA22 ,  5F110BB02 ,  5F110CC07 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE44 ,  5F110FF03 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG35 ,  5F110HK03 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HL03 ,  5F110HL04 ,  5F110HL07 ,  5F110HL11 ,  5F110HL23 ,  5F110NN02 ,  5F110NN12 ,  5F110NN24 ,  5F110NN27 ,  5F110NN35 ,  5F110NN36 ,  5F110NN44 ,  5F110NN73 ,  5F110NN80 ,  5F110QQ19

引用特許：

審査官引用 (3件)

• アクティブマトリックスパネルの製造方法
  公報種別：公開公報   出願番号：特願平6-316853   出願人：カシオ計算機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平6-283466   出願人：株式会社東芝
• 薄膜トランジスタパネル
  公報種別：公開公報   出願番号：特願2001-255665   出願人：カシオ計算機株式会社