特許
J-GLOBAL ID：200903028989222454
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-353473
公開番号（公開出願番号）：特開平8-293462
出願日： 1995年12月29日
公開日（公表日）： 1996年11月05日
要約：
【要約】 (修正有)【課題】 ARC(Anti Reflection Coat)材料を均一な膜厚で塗布でき、しかも、レジスト層の露光時にスループットを低下することなく十分に露光させて、そのレジストパターンの寸法制御性を向上させる。【解決手段】 段差部10を含む領域を覆って被エッチング層13を形成し、その上に第1の露光光により感光される材料より成る第1のレジスト層14を、1.5μm以下の膜厚にて形成して平坦化する。さらに、第2の露光光に対して低反射率のARC材料15を、0.2μm以下の厚さにて形成する。さらに、第2の露光光により感光される材料より成る第2のレジスト層16を形成する。第2のレジスト層16に、第2の露光光による露光と現像によりにパターンを形成する。ARC材料15にも第2のレジスト層16のパターンと実質的に同一のパターンを形成する。
請求項（抜粋）：
段差部を含む領域を覆って被エッチング層を形成する工程と、前記被エッチング層上に、第1の露光光により感光される材料より成る第1のレジスト層を、1.5μm以下の膜厚にて形成し、前記段差部を反映して前記被エッチング層に生ずる段差高さの70%以上を緩和させて、前記第1のレジスト層の表面を平坦化する工程と、前記第1のレジスト層上に、第2の露光光に対して低反射率の非反射層を、0.2μm以下の厚さにて形成する工程と、前記非反射層上に、前記第2の露光光により感光される材料より成る第2のレジスト層を形成する工程と、前記第2のレジスト層を前記第2の露光光により露光し、その後現像して、前記第2のレジスト層にパターンを形成する工程と、前記非反射層に、前記第2のレジスト層の前記パターンと実質的に同一のパターンを形成する工程と、前記第2のレジスト層及び前記非反射層をマスクとして前記第1の露光光により全面露光し、その後現像することで、前記第1のレジスト層に、前記第2のレジスト層の前記パターンと実質的に同一のパターンを形成する工程と、その後、少なくとも前記第1のレジスト層をマスクとして、被エッチング層を局所的にエッチングする工程と、を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/027
, G03F 7/26 511
, H01L 21/3065
H01L 21/30 573
, G03F 7/26 511
, H01L 21/30 574
, H01L 21/302 J
