特許
J-GLOBAL ID：200903029005352782
半導体集積回路の試験装置及び試験方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-224899
公開番号（公開出願番号）：特開2003-035751
出願日： 2001年07月25日
公開日（公表日）： 2003年02月07日
要約：
【要約】【課題】 JTAG回路において、IRの状態に左右されないバイパス機能を実現することができる試験装置及び試験方法を提供する。【解決手段】 テストデータ入力に応じてロジックのテストを行ない、テスト結果を貯えるBSR11と、DR12と、テストデータ入力のバイパス機能を有するTR16と、DR12及びTR16に接続され、各レジスタの出力を選択的に取り出す第1のセレクタ17と、テストデータ入力のバイパス機能を有するBR13と、動作指令を与えるためのIR14と、BSR11及び第1のセレクタ17、BR13並びにIR14に接続され、IR14によって選択制御される第2のセレクタ18とを有するJTAG回路を各ロジックにそれぞれ設け、所定のロジックの第2のセレクタ18の出力を他の1つのロジックの入力とするようにしたもの。
請求項（抜粋）：
2つ以上の異なるロジックを有する半導体集積回路にJTAG回路を組み込み、上記各ロジックのインサーキットテストを行なうことができるようにした半導体集積回路の試験装置において、テストデータ入力に応じて上記ロジックのテストを行ない、テスト結果を貯えるバウンダリースキャンレジスタと、データレジスタと、上記テストデータ入力のバイパス機能を有する疑似バイパスレジスタと、上記データレジスタ及び疑似バイパスレジスタに接続され、各レジスタの出力を選択的に取り出す第1のセレクタと、上記テストデータ入力のバイパス機能を有するバイパスレジスタと、動作指令を与えるためのインストラクションレジスタと、上記バウンダリースキャンレジスタ及び第1のセレクタ、バイパスレジスタ並びにインストラクションレジスタに接続され、上記インストラクションレジスタによって選択制御される第2のセレクタとを有するJTAG回路を上記各ロジックにそれぞれ設け、所定のロジックの第2のセレクタの出力を他の1つのロジックの入力とするようにしたことを特徴とする半導体集積回路の試験装置。
IPC (3件)：
G01R 31/28
, H01L 21/822
, H01L 27/04
G01R 31/28 G
, H01L 27/04 T
2G132AA01
, 2G132AA08
, 2G132AC15
, 2G132AK23
, 5F038DT08
, 5F038EZ20
