特許
J-GLOBAL ID：200903029027575904
情報処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平3-234002
公開番号（公開出願番号）：特開平5-053798
出願日： 1991年08月21日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 キャッシュミスヒット時におけるキャッシュへの命令語ブロックロードの待ち時間を短縮する。【構成】 キャッシュミスヒットがヒット検出回路8にて検出されると、このミスヒットした命令語ブロックを主記憶装置から取出す指示を、ブロックロード指示回路11により生成する。このブロックロード中に、次ブロックアドレス生成回路3による次ブロックアドレスを生成してアドレスアレイ7を索引する。この次ブロックがミスヒットでかつ、現ブロックロード中の命令を分岐命令判定回路4で分岐の有無を検出して全命令に分岐命令がないときに、当該次ブロックのロード指示をなす。
請求項（抜粋）：
主記憶装置と、前記主記憶装置に格納されている命令語の一部をブロック単位で格納するキャッシュ回路と、前記キャッシュ回路に対する命令語ブロックアドレスによる索引に応答してキャッシュヒット状態を検出するヒット検出手段と、前記ヒット検出手段のキャッシュミスヒットの検出に応答して主記憶装置からキャッシュミスヒット時の命令語ブロックを取出して前記キャッシュ回路へのロードを指示する制御手段と、このロード動作中に次命令語ブロックアドレスを生成して前記キャッシュ回路を索引する次ブロック索引手段と、前記主記憶装置から取出された命令語ブロック中の命令語を順次デコードしつつ分岐命令の有無を判定する分岐命令判定手段と、前記命令語ブロックの取出し終了時に、前記ヒット検出手段がミスヒットを検出しかつ前記分岐命令判定手段が分岐命令無しと判定したときに、前記制御手段に対して前記主記憶手段から前記次命令語ブロックの取出し指示をなす手段とを含むことを特徴とする情報処理装置。
IPC (2件)：
G06F 9/32 310
, G06F 12/08 310
