特許

J-GLOBAL ID：200903029028749000

半導体素子の製造方法

発明者： 宮野 淳一 ,  伊野 昌義
出願人/特許権者： 宮崎沖電気株式会社 ,  沖電気工業株式会社
代理人 (1件)： 菊池 弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-077280
公開番号（公開出願番号）：特開平5-110022
出願日： 1991年03月18日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 後洗浄時における下地のエッチングおよびその結果としてのキャパシタ下部電極膜のハガレを防止し、かつキャパシタ容量の増加を図る【構成】 表面の凹凸が大きい粗面ポリシリコン膜3と膜質が緻密なシリコン膜4の2層構造でキャパシタ下部電極を形成する。該電極形成時の後洗浄時に、下地に対するHFの浸透は膜質が緻密なシリコン膜4で防止され、下地のエッチングが防止される。その結果、膜のハガレもなくなる。粗面ポリシリコン膜3の凹凸表面、あるいはその影響を受けての緻密なシリコン膜4の凹凸表面により電極表面が凹凸となり、容量の増大が図られる。

請求項（抜粋）：

表面の凹凸が大きい粗面ポリシリコン膜と、膜質が緻密なシリコン膜とを任意の順序で半導体基板上に積層して形成し、この2層からキャパシタの下部電極を形成することを特徴とする半導体素子の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 27/04

引用特許：

審査官引用 (4件)

• 特開昭64-042161
  
• 特開昭64-042161
  
• 特開平3-272165
  
• 特開平2-001154