特許
J-GLOBAL ID：200903029034519564
半導体メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-030379
公開番号（公開出願番号）：特開2000-228500
出願日： 1999年02月08日
公開日（公表日）： 2000年08月15日
要約：
【要約】【課題】 不良箇所救済用の予備メモリセルを効率よく配置する。【解決手段】 ブロックB11〜B24がそれぞれ4個ずつ1列に配置され、さらに、予備ブロックR1、R2が1個ずつ配置された第1のマットM1、M2を並列に配置する。ブロックB31〜B64がそれぞれ4個ずつ1列に配置され、さらに、ブロックB71〜B84が2個ずつ配置された第2のマットM3〜M8を第1のマットM1、M2の両側に配置する。第1の周辺回路P1を、そろえて配置されたマットM1〜M8の一端に沿って配置し、予備メモリセルR1、R2による救済処理動作のための処理回路を含む第2の周辺回路P2を、第1のマットM1、M2の他端で第2のマットM4、M5の間に配置する。
請求項（抜粋）：
記憶データのビット数に応じた数のメモリセルが行列配置されてブロックを成し、このブロックがカラム方向に複数配列されたマットを含む半導体メモリ装置であって、第1の数のメモリセルブロックがカラム方向に配列された第1のマットと、第1の数より多い第2の数のメモリセルブロックがカラム方向に配列された第2のマットと、上記第1及び第2のマットにそれぞれ接続されて、上記第1及び第2のマットの回路動作を制御する周辺回路と、を備え、上記第1及び第2のマットを半導体基板上に互いに平行に配置すると共に、上記第1のマットの端部に上記第1及び第2のマットの各ブロック内のメモリセル行に対応付けられる予備メモリセル行を配置し、上記第1のマットの端部に隣接して、上記予備メモリセル列の動作を制御する制御回路を含む上記周辺回路の少なくとも一部を配置したことを特徴とする半導体メモリ装置。
IPC (4件)：
H01L 27/10 471
, H01L 27/10 491
, H01L 27/04
, H01L 21/822
H01L 27/10 471
, H01L 27/10 491
, H01L 27/04 A
5F038CA03
, 5F038CA06
, 5F038DF05
, 5F083LA01
, 5F083LA10
, 5F083ZA10
