特許

J-GLOBAL ID：200903029083217581

半導体装置及びその製造方法

発明者： 甲斐 直樹
出願人/特許権者： 株式会社東芝
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-175917
公開番号（公開出願番号）：特開2004-022819
出願日： 2002年06月17日
公開日（公表日）： 2004年01月22日
要約：

【課題】微細化が進展してもしきい値変動が起こり難い、積層ゲート構造を有する半導体装置を提供すること。【解決手段】第1ゲート絶縁膜4上に形成された第1ゲート電極5と、第1ゲート電極5上に形成された第2ゲート絶縁膜6と、第2ゲート絶縁膜6上に形成された第2ゲート電極7とを具備する。そして、第1ゲート電極5は第1の幅W1を持つ第1の部分5-1と、第1の幅W1よりも狭い幅W2を持つ第2の部分5-2とを有し、第2の部分5-2の側面から素子分離領域2の側面までの距離Lが、第1の部分5-1の側面から素子分離領域2の側面までの距離より長い。【選択図】 図1

請求項（抜粋）：

素子分離領域により区画された素子領域を有する半導体基板と、 前記素子領域上に形成された第1ゲート絶縁膜と、 前記第1ゲート絶縁膜上に形成された第1ゲート電極と、 前記第1ゲート電極上に形成された第2ゲート絶縁膜と、 前記第2ゲート絶縁膜上に形成された第2ゲート電極と、を具備し、 ゲート幅方向に沿った前記第1ゲート電極の断面が実質的に凸型形状を有することを特徴とする半導体装置。

IPC (4件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2件)：

H01L29/78 371 ,  H01L27/10 434

Fターム (28件)：

5F083EP03 ,  5F083EP23 ,  5F083EP55 ,  5F083EP76 ,  5F083GA11 ,  5F083GA22 ,  5F083JA19 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083NA06 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06 ,  5F083PR29 ,  5F083PR36 ,  5F101BA12 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD34 ,  5F101BD35 ,  5F101BH09 ,  5F101BH13 ,  5F101BH14 ,  5F101BH19