特許

J-GLOBAL ID：200903029091238970

半導体集積回路

発明者： 三 木 禎 彦 ,  中 村 健 一
出願人/特許権者： 株式会社東芝 ,  東芝情報システム株式会社
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-104807
公開番号（公開出願番号）：特開平5-303893
出願日： 1992年04月23日
公開日（公表日）： 1993年11月16日
要約：

【要約】【構成】 それぞれ遅延時間の異なる第1、第2のディレイ3A,3Bを並列に設ける。そのうち遅延時間の長い方のディレイ3Bに対応させて、Vref とVccとを比較するコンパレータ4と、その出力により開閉され、その開状態のときにディレイ3Bの出力を通過させるノアゲート5とを配する。このノアゲート5の出力とディレイ3Aの出力とを原パルス信号φATD と共に最終ノアゲート2に与え、それらの論理和をとることでパルス信号を発生させる。【効果】 電源変動に影響されることなく安定した時間幅のパルス信号を得ることができる。

請求項（抜粋）：

演算対象入力パルス信号の論理和演算を行う第1論理ゲート手段と、原パルス信号を遅延させて前記第1論理ゲート手段に前記演算対象入力パルス信号として与える第1ディレイ経路と、該第1ディレイ経路より大きな遅延時間を有し、前記原パルス信号を遅延させる第2ディレイ経路と、基準電圧と電源電圧とを比較する電圧比較手段と該電圧比較手段の比較結果により開閉され、その開状態のときに前記第2ディレイ経路の出力を通過させて前記演算対象入力パルス信号として前記第1論理ゲート手段に与える第2論理ゲート手段とを備えている半導体集積回路。