特許

J-GLOBAL ID：200903029091362140

半導体集積装置

発明者： 石原 明弘
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平10-252487
公開番号（公開出願番号）：特開2000-081466
出願日： 1998年09月07日
公開日（公表日）： 2000年03月21日
要約：

【要約】【課題】 半導体集積装置(LSI)の内部クロックを利用してテストを行う。【解決手段】 テストの最初には、セレクタ22は、セレクト信号SLに基づきLSIテスタから与えられたテスト用クロックCLKt を選択出力する。このとき、入力データ用レジスタ24には、テストデータがクロックCLKt に同期して格納される。テスト用データが格納された後、セレクト信号SLの論理レベルを変化させると、セレクタ22は、内部発振回路21の発生する内部クロックCLKを選択し、コアロジック部23が該クロックCLKに同期した動作で出力データを生成する。この出力データは出力データ用レジスタ25に格納される。出力データが格納された後、セレクト信号SLの論理レベルを変化させると、格納された出力データが、クロックCLKt に同期して出力される。

請求項（抜粋）：

発振して内部クロックを発生する内部発振回路と、外部から与えられたテスト用クロックまたは前記内部クロックをセレクト信号に基づいて選択して出力するセレクタと、入力端子から入力された入力データを、前記セレクタから与えられた前記テスト用クロックまたは内部クロックに同期して取り込んで処理し、該処理の結果の出力データを出力端子へ出力するコアロジック部とを備えた半導体集積装置において、前記入力端子と前記コアロジック部との間に接続され、テストモードが設定されたときの最初の第1の期間には前記セレクタの出力する前記テスト用クロックに同期し、前記入力データとして該入力端子を介して与えられたテストデータを格納する入力データ用レジスタと、前記コアロジックと前記出力端子との間に接続され、前記第1の期間の次の第2の期間には前記セレクタの出力する前記内部クロックに同期し、前記コアロジック部が出力する出力データを格納し、該第2の期間が終了した後の第3の期間には該セレクタの出力する前記テスト用クロックに同期し、該格納した出力データを該出力端子へ与える出力データ用レジスタとを、設けたことを特徴とする半導体集積装置。

IPC (3件)：

G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

G01R 31/28 V ,  H01L 27/04 T

Fターム (18件)：

2G032AA04 ,  2G032AB01 ,  2G032AC03 ,  2G032AD05 ,  2G032AE12 ,  2G032AG07 ,  2G032AK01 ,  2G032AK11 ,  2G032AK15 ,  5F038DF01 ,  5F038DF14 ,  5F038DF16 ,  5F038DT02 ,  5F038DT04 ,  5F038DT05 ,  5F038DT06 ,  5F038DT18 ,  5F038EZ20