特許

J-GLOBAL ID：200903029116515583

半導体装置およびその製造方法

発明者： 堀内 道夫 ,  栗原 孝 ,  永岡 富夫 ,  青木 正夫 ,  水野 茂
出願人/特許権者： 新光電気工業株式会社
代理人 (1件)： 石田 敬 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-252846
公開番号（公開出願番号）：特開2001-339011
出願日： 2000年08月23日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】 取り付け高さを低減すると同時に均一化し、個々のチップ取り付けのための煩雑な工程を必要とせず、製造歩留りを向上し、チップの厚さばらつきに影響されずに半導体装置の高さを均一化し、電気試験の一括実行が可能な薄型半導体パッケージとしての半導体装置およびその製造方法を提供する。【解決手段】 厚さ方向の貫通孔を有する絶縁性のテープ基材の上面に背面を上方に露出して半導体素子が搭載され、半導体素子の側面周囲は封止樹脂層で封止され、テープ基材の下面に形成された金属配線がテープ基材の貫通孔の底部を画定し、厚さ方向の貫通孔を有するソルダレジスト層が金属配線およびテープ基材の下面を覆い、半導体素子のアクティブ面から下方に延びた接続端子がテープ基材の貫通孔内に挿入され、導電性材料から成る充填材が接続端子とテープ基材の貫通孔の内壁との間隙を充填し接続端子と金属配線を電気的に接続している半導体装置。

請求項（抜粋）：

下記の部材:厚さ方向の貫通孔を有する絶縁性のテープ基材、該テープ基材の上面に、背面を上方に露出し且つアクティブ面を下方に向けて搭載された半導体素子、該半導体素子が搭載された領域以外の前記テープ基材上面に形成され、該半導体素子の側面周囲を封止する封止樹脂層、前記テープ基材の下面に形成され且つ該テープ基材の貫通孔の下端を塞いで底部を画定する金属配線、該金属配線および前記テープ基材の下面を覆い且つ厚さ方向の貫通孔を有するソルダレジスト層、前記金属配線の下面から隆起し、前記ソルダレジスト層の貫通孔を充填して貫通し下方に突出した外部接続端子、前記半導体素子のアクティブ面から下方に延びて、前記テープ基材の貫通孔内に挿入された接続端子、および該接続端子と前記テープ基材の貫通孔の内壁との間隙を充填し、該接続端子と前記金属配線とを電気的に接続する導電性材料から成る充填材、を含むことを特徴とする半導体装置。

IPC (6件)：

H01L 23/12 501 ,  H01L 23/12 ,  H01L 21/304 631 ,  H01L 25/10 ,  H01L 25/11 ,  H01L 25/18

FI (4件)：

H01L 23/12 501 B ,  H01L 23/12 501 S ,  H01L 21/304 631 ,  H01L 25/14 Z