半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：八田幹雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-328642
公開番号（公開出願番号）：特開平5-055606
出願日： 1991年12月12日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】浮遊ゲートと制御ゲートとの間の層間絶縁膜としてONO膜を用いたEPROMにおいて、紫外線によるデータ消去時に制御ゲートに実効的に負電圧を印加できるようにしてデータ消去後の制御ゲートのしきい値電圧を低下させ、動作電圧の低電圧化を図る。【構成】本発明による半導体記憶装置は、第1の導電型の半導体基板30と、この半導体基板30の一表面に形成され酸化膜-窒化膜-酸化膜の三層構造の層間絶縁膜37を介して積層された浮遊ゲート36と制御ゲート38をもったデータを記憶するメモリセル31と、このメモリセル31に電圧を供給するデコーダ32と、半導体基板30の前記表面に形成された前記第1の導電型と異なる第2の導電型の第1ウエル33の中に形成された前記第1の導電型の第2ウエル34とを備え、メモリセル31またはデコーダ32のいずれか一つは第2ウエル34に形成される。

請求項（抜粋）：

第1の導電型の半導体基板と、当該半導体基板の一表面に形成され、酸化膜-窒化膜-酸化膜の三層構造の層間絶縁膜を介して積層された浮遊ゲートと制御ゲートをもったデータを記憶するための消去可能メモリセルと、前記半導体基板の前記表面に形成され、前記メモリセルに電圧を供給するデコーダと、前記半導体基板の前記表面に形成された前記第1の導電型と異なる第2の導電型の第1ウエルと、当該第1ウエルの中に形成され、前記メモリセルまたは前記デコーダのいずれか一つが形成され、かつ前記第1の導電型を有する第2ウエルと、を備えた半導体記憶装置。

IPC (3件)：

H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

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