特許

J-GLOBAL ID：200903029238499937

マイクロ電極の製造方法

発明者： 猪巻 義洋 ,  斎藤 敏男 ,  川口 伸次 ,  守屋 聡 ,  堀内 光明 ,  田辺 慎一 ,  野田 秀男
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-003339
公開番号（公開出願番号）：特開2000-197616
出願日： 1999年01月08日
公開日（公表日）： 2000年07月18日
要約：

【要約】【課題】 簡単な製造プロセス化ができて、高性能なマイクロ電極を製造できるマイクロ電極の製造方法を提供する。【解決手段】 SOI基板における素子形成用半導体層1cの一部およびその下部のSOI用絶縁膜の一部を、エッチングする工程と、SOI基板の表面に、エピタキシャル成長装置を用いて半導体成長層4を形成する工程と、半導体成長層4の表面に、絶縁膜5を形成した後、絶縁膜5の表面に、貫通電極6bおよびパッド6aを備えている配線層6を形成する工程と、その後、マイクロ電極の裏面であるベース用半導体層を選択エッチング技術を使用して、取り除いた後、SOI用絶縁膜をエッチング用マスクとして使用した選択エッチング技術を使用して、素子形成用半導体層1cの一部および半導体成長層4の一部をエッチングして、マイクロ電極の支持台9を形成する工程とを有するものである。

請求項（抜粋）：

ベース用半導体層の上にSOI用絶縁膜を介して素子形成用半導体層が設けられているSOI基板における前記素子形成用半導体層の一部およびその下部の前記SOI用絶縁膜の一部を、選択エッチング技術を使用して、エッチングする工程と、前記SOI基板の表面に、エピタキシャル成長装置を用いて半導体成長層を形成する工程と、前記半導体成長層の表面に、絶縁膜を形成した後、前記絶縁膜の表面に、貫通電極およびパッドを備えている配線層を形成する工程と、その後、マイクロ電極の裏面である前記ベース用半導体層を選択エッチング技術を使用して、取り除いた後、前記SOI用絶縁膜をエッチング用マスクとして使用した選択エッチング技術を使用して、前記素子形成用半導体層の一部および前記半導体成長層の一部をエッチングして、マイクロ電極の支持台を形成する工程とを有することを特徴とするマイクロ電極の製造方法。

IPC (5件)：

A61B 5/0408 ,  A61B 5/0492 ,  A61B 5/0478 ,  G01N 27/30 ,  H01L 29/41

FI (4件)：

A61B 5/04 300 E ,  G01N 27/30 A ,  A61B 5/04 300 J ,  H01L 29/44 B