特許

J-GLOBAL ID：200903029254567667

半導体装置およびその製造方法

発明者： 高橋 英樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-321898
公開番号（公開出願番号）：特開平9-162398
出願日： 1995年12月11日
公開日（公表日）： 1997年06月20日
要約：

【要約】【課題】 飽和電圧VCE(sat)とフォール時間tfとを両立的に低減する。【解決手段】 バッファ層2に重複ないし隣接するように、一定の範囲の幅Wおよび間隔Dを有する高濃度n型半導体領域21が選択的に形成されている。例えば、n型半導体層3の厚さLが50μmであって、間隔Dが3μmであるときには、幅Wは3μm〜7μmの範囲に設定される。このとき、高濃度n型半導体領域21が存在しない従来装置に比べて、飽和電圧VCE(sat)とフォール時間tfとが最良に改善される。

請求項（抜粋）：

一対の主面を有する半導体基体と、前記一対の主面にそれぞれ接続された一対の主電極とを備え、前記半導体基体がバイポーラ構造を含む半導体装置において、前記バイポーラ構造が、前記一対の主面の中の一方主面から他方主面へと向かって順次積層された第1導電形式の第1半導体層、第2導電形式の第2および第3半導体層、並びに、第1導電形式の第4半導体層を有しており、前記第2半導体層における第2導電形式の不純物の濃度は、前記第3半導体層におけるよりも高く、前記バイポーラ構造は、前記第2半導体層におけるよりもキャリアのライフタイムが短い半導体領域をさらに備えており、当該半導体領域は、前記一対の主面に沿った間隔と幅とを有するように選択的に形成され、しかも、前記第2半導体層に少なくともその一部が重複するか、または前記第2半導体層に隣接するように形成されており、前記間隔Dと前記幅Wの前記第3半導体層の厚さLに対する相対値の組(D/L,W/L)が、(0,0.12)と(0.22,0.44)とを結ぶ線分と、(0,0)と(0,0.22)とを結ぶ線分とに、挟まれた領域内の値で、しかも、これらの線分を除く値に設定されていることを特徴とする半導体装置。

FI (2件)：

H01L 29/78 655 B ,  H01L 29/78 654 Z