特許
J-GLOBAL ID：200903029268208791
メモリ容量設定方式
発明者：
出願人/特許権者：
代理人 (1件)：
竹内 進 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-181489
公開番号（公開出願番号）：特開平5-028034
出願日： 1991年07月23日
公開日（公表日）： 1993年02月05日
要約：
【要約】 (修正有)【目的】メモリ容量の設定が簡単且つ確実にでき、更に未実装部分があってもクロストークや信号遅延を生じないようにする。【構成】メモリコントロールユニット1にメモリバンク毎のメモリ素子の搭載と非搭載を決定する信号を供給するメモリ容量設定回路18を設け、メモリ容量設定回路18はメモリ素子搭載時に2つの抵抗R1,R2の分圧により確定した第1の論理レベル信号を出力し、非搭載時には抵抗R1,R2のいずれか一方を除くことにより確定した第2の論理レベル信号を出力する。更に、バッファ素子部2に3ステートタイプのバッファ素子を使用し、メモリ素子搭載時にはメモリ容量設定回路18からの第1の論理レベル信号でイネーブル状態とし、非常搭載時には第2の論理レベル信号でバッファ出力をハイインピーダンスに保つデセーブル状態とする。
請求項（抜粋）：
複数のメモリ素子より構成される一定メモリ容量を有する複数のメモリバンクと、前記メモリ素子の制御を行うメモリコントロールユニット1と、該メモリコントロールユニット1より出力されるアドレス信号及びメモリ制御信号をバッファリングして前記メモリ素子へ送るバッファ素子部2とをモジュールボードに搭載し、該モジュールボードに搭載されるバンク数が常に最大数ではなく、バンク単位に搭載制限を行うことにより複数種類のメモリ容量をとることが可能なメモリシステムのメモリ容量設定方式に於いて、前記メモリコントロールユニット1に前記メモリバンク毎のメモリ素子の搭載と非搭載を決定する信号を供給するメモリ容量設定回路18を設け、該メモリ容量設定回路18はメモリ素子搭載時に2つの抵抗R1,R2の分圧により確定した第1の論理レベル信号を出力し、非搭載時には抵抗R1,R2のいずれか一方を除くことにより確定した第2の論理レベル信号を出力するようにしたことを特徴とするメモリ容量設定方式。
引用特許：
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