特許

J-GLOBAL ID：200903029288579010

非同期シリアル通信回路及び方法

発明者： デビッド・エイ・バンマン ,  ロバート・エイ・クラーク
出願人/特許権者： サン・マイクロシステムズ・インコーポレーテッド
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平7-030189
公開番号（公開出願番号）：特開平7-262111
出願日： 1995年01月27日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】 複数の互換性をもたないIRプロトコルを経る赤外線通信に対する支援を含む改良されたシリアル通信回路を提供する。【構成】 シリアル処理能力を改善し且つ中央処理装置に要求されるオーバヘッドを軽減するために、入力シリアルデータをバッファするための受信側FIFOと、出力シリアルデータをバッファするための送信側FIFOとを別個に設ける。それらのFIFOは、FIFOの内容と、割込みサービス要求から次の割込みサービス要求までに経過する時間とに基づいてCPUに対する割込み要求を調整できる状態機械により制御される。

請求項（抜粋）：

シリアル通信回路の外部でシリアルデータを受信、送信する第1の直列受信機/送信機と;前記第1の直列受信機/送信機に結合し、前記第1の直列受信機/送信機により受信されるデータ及び前記第1の直列受信機/送信機により送信されるべきデータを一時的に記憶する第1のバッファと;前記第1のバッファに結合し、前記第1のバッファとデータ処理システムとの間でデータを搬送するシステムデータバスと;前記第1のバッファ、前記第1の直列受信機/送信機に入出力される情報の流れと、前記システムデータバスのオン,オフとを制御し、前記第1のバッファがその最大容量の所定の割合まで充填されたときにのみデータを前記第1のバッファに入力させるか又は前記第1のバッファからデータを排除させる第1の制御メカニズムとを具備し、前記データ処理システムが受信した又は送信されて来た全てのシリアルデータに直ちに応答する必要はなく、前記第1のバッファの使用によってその応答を遅延できるように、前記データ処理システムに課される負荷を最適化できるシリアル通信回路。

IPC (3件)：

G06F 13/00 353 ,  G06F 13/00 351 ,  H04L 12/40