特許
J-GLOBAL ID：200903029326811754
フラッシュメモリ試験装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-219746
公開番号（公開出願番号）：特開平7-073700
出願日： 1993年09月03日
公開日（公表日）： 1995年03月17日
要約：
【要約】【目的】 消去試験時間の短縮されたフラッシュメモリ試験装置を提供する。【構成】 同時並列的に消去試験される複数のフラッシュメモリMUTから読みだされる読み出しデータRDと試験パターン発生器2から出力される期待値データEDとを論理比較器4において比較し、論理比較器4から試験パターン発生器2に対して読みだしデータRDと期待値データEDとが不一致の時はフェイル信号が出力されると共に一致の時はパス信号が出力されるフラッシュメモリ試験装置において、消去試験されるすべてのフラッシュメモリMUTがフェイルである信号AFAILと、メモリMUTの何れかがフェイルである信号OFAILを使用してパターン発生のシーケンスを制御するフラッシュメモリ試験装置。
請求項（抜粋）：
同時並列的に消去試験される複数のフラッシュメモリから読みだされる読み出しデータと試験パターン発生器から出力される期待値データとを論理比較器において比較し、論理比較器4から試験パターン発生器に対して読みだしデータと期待値データとが不一致の時はフェイル信号が出力されると共に一致の時はパス信号が出力されるフラッシュメモリ試験装置において、消去試験されるすべてのフラッシュメモリがフェイルである信号と、メモリの何れかがフェイルである信号を使用してパターン発生のシーケンスを制御することを特徴とするフラッシュメモリ試験装置。
IPC (4件)：
G11C 29/00 303
, G01R 31/28
, G11C 11/401
, G11C 16/06
G01R 31/28 B
, G11C 11/34 371 E
, G11C 17/00 309 E
