特許

J-GLOBAL ID：200903029334184246

半導体装置およびその製造方法

発明者： 外山 学 ,  何 暁鵬
出願人/特許権者： 旭化成工業株式会社
代理人 (1件)： 谷 義一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-098718
公開番号（公開出願番号）：特開平8-293610
出願日： 1995年04月24日
公開日（公表日）： 1996年11月05日
要約：

【要約】【目的】 シリコン層の膜厚の変動によるしきい値電圧バラツキを低減した半導体装置とその製造方法を提供すること。【構成】 高抵抗シリコン基板1上に埋め込み酸化層2と単結晶シリコン層3とを順次形成した、シリコン層3の平均膜厚が1000ÅのSOI構造ウェハに素子分離のフィールド酸化膜4を形成し(図1(a))、酸化膜5を成長させ、しきい値電圧調整用のBF2+をシリコン層3にイオン注入し(図1(b))、P+をシリコン層3にイオン注入する(図1(c))。シリコン層の膜厚より深くまでリン(P+ )を打ち込み、膜厚の薄い部分で突き抜けを生じさせる。ゲート酸化膜5′の上にNタイプのポリシリコンのゲート電極6を形成し、Nチャネル型MOS-FETのソース、ドレインになるn+ 拡散層7を形成する。ゲート酸化膜を介してゲート電極に対向する部分がボディ部8となる(図1(d))。

請求項（抜粋）：

絶縁基板上もしくは半導体基板上に形成された絶縁膜の第一の絶縁層と、該第一の絶縁層上に形成された単結晶の半導体層と、該半導体層の上に形成された酸化膜の第二の絶縁層とを有し、前記半導体層はソース部、ドレイン部、ボディ部を有して、該ボディ部の主面は前記第二の絶縁層に接して、該ボディ部の裏面は前記第一の絶縁層に接する完全空乏型MOS-FETの半導体装置において、前記ボディ部は第一の導電型を有し、共にイオン注入された第一および第二の導電型の不純物を含み、第二の導電型の不純物の濃度は前記ボディ部の全領域で第一の不純物の濃度より低いことを特徴とする半導体装置。

IPC (4件)：

H01L 29/786 ,  H01L 21/762 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 29/78 618 F ,  H01L 21/76 D ,  H01L 27/04 G ,  H01L 29/78 613 A