特許
J-GLOBAL ID：200903029358798490
半導体スタック
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-276894
公開番号（公開出願番号）：特開平7-131981
出願日： 1993年11月05日
公開日（公表日）： 1995年05月19日
要約：
【要約】【目的】 回路の配線リアクタンスをより小さくし、各素子のスイッチング動作時のサージ電圧をさらに抑えることが可能な半導体スタックを実現すること。【構成】 正極側及び負極側の両端子を同一面上に導出した少なくとも一組の正極側のスイッチング素子及び負極側のスイッチング素子を有する半導体スタックにおいて、スイッチング素子の端子上に配置され、第1、第2及び第3の導体と各隣接導体相互間を絶縁する絶縁物とを重ね合わせたものからなる一括積層導体を用いて各スイッチング素子の接続を行う。
請求項（抜粋）：
正極側及び負極側の両端子を同一面上に導出した少なくとも一組の正極側のスイッチング素子及び負極側のスイッチング素子を直列に接続する半導体スタックにおいて、前記スイッチング素子の端子上に配置され、第1、第2及び第3の導体と少なくとも各隣接導体相互間を絶縁する絶縁物とを重ね合わせたものからなる一括積層導体を備え、前記第1の導体は、前記正極側のスイッチング素子の正極側の端子に電気的に接続され、前記第2及び前記第3の導体から絶縁された状態で前記一括積層導体を貫通する第1の接続手段を備え、前記第2の導体は、前記正極側のスイッチング素子の負極側の端子及び前記負極側のスイッチング素子の正極側の端子に電気的に接続され、前記第1及び第3の導体から絶縁された状態で前記一括積層導体を貫通する第2の接続手段を備え、前記第3の導体は、前記負極側のスイッチング素子の負極側の端子に電気的に接続され、前記第1及び第2の導体から絶縁された状態で前記一括積層導体を貫通する第3の接続手段を備えたことを特徴とする半導体スタック。
IPC (3件)：
H02M 7/04
, H02M 1/00
, H02M 7/48
