特許
J-GLOBAL ID：200903029408881483
スタティックRAM
発明者：
出願人/特許権者：
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代理人 (1件)：
三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-063987
公開番号（公開出願番号）：特開2000-260184
出願日： 1999年03月10日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 この発明は、メモリセルを初期化する初期化時間の短縮化を達成し得るスタティックRAMを提供することを課題とする。【解決手段】 この発明は、メモリセル1の初期化時に導通制御される電源接続制御用トランスファゲート12、14をメモリセル1のインバータ回路2、3と高位電源間に接続するように構成される。
請求項（抜粋）：
第1のインバータ回路の入力と第2のインバータ回路の出力が接続され、前記第1のインバータ回路の出力と前記第2のインバータ回路の入力が接続され、ワード線の信号により導通制御される第1のトランスファゲートを介して前記第1のインバータ回路の出力が第1のビット線に接続され、前記ワード線の信号により導通制御される第2のトランスファゲートを介して前記第2のインバータ回路の出力が第2のビット線に接続されてなるメモリセルを備えたスタティックRAM(ランダム・アクセス・メモリ)において、第1の電源接続制御用トランスファゲートを介して前記第1のインバータ回路は高位電源に接続され、第2の電源接続制御用トランスファゲートを介して前記第2のインバータ回路は高位電源に接続されてなることを特徴とするスタティックRAM。
Fターム (3件)：
5B015JJ21
, 5B015KA06
, 5B015NN02
