特許
J-GLOBAL ID：200903029414392443
誘電体分離基板の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-313605
公開番号（公開出願番号）：特開平7-169830
出願日： 1993年12月14日
公開日（公表日）： 1995年07月04日
要約：
【要約】【目的】 素子分離領域の縮小化による、チップサイズの縮小化と、工程の低減による低コスト化を図り得る、部分SOI領域を有する誘電体分離基板の製造方法を提供する。【構成】 第1の半導体基板と第2の半導体基板を直接接合して基板内部に選択的に誘電体埋め込み層が形成される誘電体分離基板の製造方法において、第1の半導体基板201の誘電体埋め込み層の形成位置に相当する領域に凹部202を形成する工程と、第2の半導体基板204上に前記凹部202を下部にして第1の半導体基板201を直接接合して空洞部203が形成される接合基板205を形成する工程と、第1の半導体基板201の主表面を研磨除去する工程と、接合基板205の主表面より空洞部203に達する酸素導入孔206を形成する工程と、接合基板205を酸化性雰囲気中に晒し、空洞部203及び酸素導入孔206に誘電体埋め込み層として酸化膜207を成長させて、空洞部203及び酸素導入孔206を酸化膜207にて充填する工程とを施す。
請求項（抜粋）：
第1の半導体基板と第2の半導体基板を直接接合して基板内部に選択的に誘電体埋め込み層が形成される誘電体分離基板の製造方法において、(a)第1の半導体基板の誘電体埋め込み層の形成位置に相当する領域に凹部を形成する工程と、(b)第2の半導体基板上に前記凹部を下部にした前記第1の半導体基板を直接接合して空洞部が形成される接合基板を形成する工程と、(c)前記第1の半導体基板の主表面を研磨除去する工程と、(d)前記接合基板の主表面より前記空洞部に達する酸素導入孔を形成する工程と、(e)前記接合基板を酸化性雰囲気中に晒し、前記空洞部及び前記酸素導入孔に誘電体埋め込み層として酸化膜を成長させて、該空洞部及び酸素導入孔を酸化膜にて充填する工程とを施すことを特徴とする誘電体分離基板の製造方法。
IPC (3件)：
H01L 21/762
, H01L 21/304 321
, H01L 27/12
