特許

J-GLOBAL ID：200903029422612029

擬似乱数発生装置

発明者： 今井 信正
出願人/特許権者： 株式会社エルイーテック
代理人 (1件)： 稲木 次之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-129680
公開番号（公開出願番号）：特開平10-320180
出願日： 1997年05月20日
公開日（公表日）： 1998年12月04日
要約：

【要約】 (修正有)【課題】 できる限り自然乱数に近い値を提供する疑似乱数発生装置に関する。【解決手段】 クロックパルス幅がそれぞれ基準クロックに対して奇数倍であり、互いに素である複数のラッチ用クロック発生手段と、同一かもしくは任意の正数のべき乗倍のパルス幅からなるカウンタ用クロックに基づきnビット幅でカウントするカウンタ回路と、ラッチ用クロックを所定の組合せで合成するゲート回路と、その出力の合成信号の立ち上がり又は立ち下がりの際のカウンタ回路の出力信号をラッチし、カウンタ数値を擬似乱数値として出力するラッチ回路で構成する。また出力信号を選択するセレクタを介在させ、任意のラッチ信号に基づき出力させる。更に出力された乱数値を記憶し、nビットカウンタ回路に対して初期値を入力する記憶手段を有する擬似乱数発生装置。

請求項（抜粋）：

クロックパルス幅がそれぞれ基準クロックに対して奇数倍であり互いに素である複数のラッチ用クロック発生手段と、基準クロックに対して同一か若しくは任意の正数のべき乗倍のパルス幅からなるカウンタ用クロックに基づきnビット幅でカウントするカウンタ回路と、前記ラッチ用クロックを所定の組合せによって合成するゲート回路と、ゲート回路から出力された合成信号の立上り又は立ち下がりの際のカウンタ回路の出力信号をラッチし前記カウンタの数値を擬似乱数値として出力するラッチ回路とからなる擬似乱数発生装置。

IPC (3件)：

G06F 7/58 ,  A63F 7/02 304 ,  A63F 7/02 315

FI (3件)：

G06F 7/58 A ,  A63F 7/02 304 Z ,  A63F 7/02 315 A