特許

J-GLOBAL ID：200903029461777116

半導体装置およびその製造方法

発明者： 高橋 剛
出願人/特許権者： ソニー株式会社
代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-099578
公開番号（公開出願番号）：特開平11-297987
出願日： 1998年04月10日
公開日（公表日）： 1999年10月29日
要約：

【要約】【課題】 短チャネル効果を抑制しつつ寄生接合容量の増大を防止することができる半導体装置およびその製造方法を提供する。【解決手段】 MOSトランジスタにおいて、半導体基板11の表面にゲート電極形成用の第1の領域11aと、ソース・ドレイン形成用の一対の第2の領域11bとをそれぞれ備える。第2の領域11bには窪み12,13がそれぞれ形成される。半導体基板11の内部には、第2の領域11bに対応してソース領域14とドレイン領域15とがそれぞれ形成され、第1の領域11aに対応して濃度調整領域19が形成される。濃度調整領域19を形成したのち、窪み12,13をそれぞれ形成し、ソース領域14とドレイン領域15とをそれぞれ形成する。ソース領域14およびドレイン領域15は窪み12,13の分だけ基板11の深い位置まで形成され、最深部が濃度調整領域19の高濃度領域と重ならない。

請求項（抜粋）：

表面にゲート電極形成用の第1の領域とこの第1の領域の両側に隣接して設けられたソース・ドレイン形成用の一対の第2の領域とをそれぞれ有すると共に、前記第2の領域それぞれの少なくとも一部が第1の領域よりも低くなるように窪みが設けられた一方導電型の半導体基板と、この半導体基板の内部に一対の第2の領域それぞれに対応して他方導電型の不純物を導入することにより形成された一対の不純物領域とを備えたことを特徴とする半導体装置。