特許
J-GLOBAL ID：200903029474055900
データ速度変換回路、並びにデータ位相変換回路
発明者：
出願人/特許権者：
代理人 (1件)：
秋本 正実
公報種別：公開公報
出願番号（国際出願番号）：特願平11-072123
公開番号（公開出願番号）：特開2000-269913
出願日： 1999年03月17日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】 入出力フレーム間速度差の如何に拘らず、回路構成簡単にして入力フレームを異なる速度のフレームとして変換出力すること。【解決手段】 例えば高速フレームに変換するには、タイミング生成回路4からの低速フレームパルスとタイミング生成回路6からの出力タイミングとの位相比較回路5での位相比較結果に応じて、回路4からの2相ラッチタイミングのうちから何れかを選択の上、分離回路1からのパラレル変換状態にある入力フレームを乗せ変え回路2でラッチ後、多重回路3から出力タイミングにもとづき、他8ビットパラレルデ-タと多重された状態として出力すればよいものである。
請求項（抜粋）：
低速入力フレームデータが一旦パラレルデータに変換された状態としてラッチされた上、高速フレーム周期毎に生成されている出力タイミングにもとづき、シリアル変換状態の高速フレームデータとして出力されるようにしたデータ速度変換回路であって、低速入力フレーム周期毎にデ-タ乗せ換え用の2相ラッチタイミングを所定位相差を以て生成する低速側デ-タ処理用タイミング生成回路と、高速フレーム周期毎に出力タイミングを生成する高速側デ-タ処理用タイミング生成回路と、低速入力フレームデータの先頭を示す1クロック幅の低速側フレ-ムパルスを位相比較用ウインドパルスとして、該位相比較用ウインドパルスと上記出力タイミングの位相との位相比較結果に応じて上記2相ラッチタイミングのうち、何れかのラッチタイミングをパラレルデ-タラッチ用として選択する位相比較回路とを少なくとも含む構成のデータ速度変換回路。
IPC (2件)：
FI (2件)：
Fターム (11件)：
5K028KK01
, 5K028NN01
, 5K028RR03
, 5K028SS06
, 5K028SS16
, 5K047CC02
, 5K047HH01
, 5K047LL04
, 5K047LL05
, 5K047LL10
, 5K047MM63
