特許

J-GLOBAL ID：200903029478169233

クロック発生回路

発明者： 野田 浩正 ,  永島 靖 ,  青木 正和 ,  田中 均
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-117688
公開番号（公開出願番号）：特開平11-312025
出願日： 1998年04月28日
公開日（公表日）： 1999年11月09日
要約：

【要約】 (修正有)【課題】 簡単な構成で50%のデューティの内部クロック信号を形成及び高精度で高応答性の外部同期化クロックパルスを形成する。【解決手段】 大きい時間分解能を持つ遅延回路DL1を経た各段の遅延信号と、入力パルスの1クロック遅れたクロックエッジとの一致をエッジ検出回路ED1で検出し、遅延入力クロックパルスをエッジ検出信号で遅延回路DL1の遅延段数と同じくするように遅延回路DL2を伝達させる。同様にして、遅延回路DL2と同じ段数になるように遅延回路DL3を伝達させ、遅延回路DL2の出力パルスを小さな時間分解能を持つ遅延回路DL4を経た各段の遅延信号と、入力パルスの2クロック遅れたクロックエッジとの一致をエッジ検出回路ED2で検出する。遅延回路DL4の遅延信号により内部クロック信号を形成し、ダミー遅延回路の遅延時間を入力バッファ回路及びクロック生成回路の合成遅延時間に等しくする。

請求項（抜粋）：

外部端子から供給される外部クロック信号を取り込む入力バッファ回路と、上記入力バッファを通して取り込まれた入力クロックパルスを遅延させるダミー遅延回路と、上記ダミー遅延回路を通して遅延された入力クロックパルスを比較的大きい時間分解能を持って伝播させる第1の遅延回路と、上記第1の遅延回路の上記時間分解能に対応した各段の遅延信号と、上記入力クロックパルスの1クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出する第1のエッジ検出回路と、上記第1の遅延回路と同等の時間分解能をもってクロックパルスを伝搬させる遅延回路であって、上記ダミー遅延回路を通して遅延された入力クロックパルスを上記第1のエッジ検出回路の検出信号によって第1の遅延回路の遅延段数と同じ遅延段数になるように選択されて伝達させる第2の遅延回路と、上記第2の遅延回路と同一の回路構成とされ、上記入力クロックパルスを上記第1のエッジ検出回路の検出信号によって第2の遅延回路と同じ遅延段数になるように選択されて伝達させる第3の遅延回路と、上記第2の遅延回路の出力パルスを小さな時間分解能を持って伝播させる第4の遅延回路と、上記第4の遅延回路の上記時間分解能に対応した各段の遅延信号と、入力されたクロックパルスの2クロック遅れたクロックエッジとを比較して両エッジの時間的一致を検出する第2のエッジ検出回路と、上記第4の遅延回路と同等の時間分解能をもってクロックパルスを伝搬させる遅延回路であって、上記第3の遅延回路を通して遅延された入力クロックパルスを上記第2のエッジ検出回路の検出信号によって第4の遅延回路の遅延段数と同じ遅延段数になるように選択されて伝達させる第5の遅延回路と、上記第5の遅延回路の遅延信号を受けて内部クロック信号を形成するクロック生成回路とを備えてなり、上記ダミー遅延回路は、上記入力バッファ回路及び上記クロック生成回路の合成された遅延時間に相当する遅延時間に設定されてなることを特徴とするクロック発生回路。

IPC (5件)：

G06F 1/04 ,  H03K 3/02 ,  H03K 5/135 ,  H03L 7/00 ,  H04L 7/00

FI (5件)：

G06F 1/04 C ,  H03K 3/02 Z ,  H03K 5/135 ,  H03L 7/00 D ,  H04L 7/00 Z