特許
J-GLOBAL ID：200903029504840160
フィールドプログラマブルゲートアレイ
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-113092
公開番号（公開出願番号）：特開平7-321641
出願日： 1994年05月26日
公開日（公表日）： 1995年12月08日
要約：
【要約】【目的】 高速で信号を伝搬することができかつ信号振幅損失を抑制することができるとともに低消費電力でかつ低電源電圧で動作するフィールドプログラマブルゲートアレイを提供する。【構成】 電源入力端子30へ与えられた電源電圧VDDは論理回路ブロックLBAおよびLBBの電源ノード1へ供給される。昇圧回路50はこの電源入力端子30へ与えられた電源電圧VDDを昇圧して昇圧電圧VDDHをメモリセルMC11〜MC1nの電源ノード3へ供給する。メモリセルMC11〜MC1nのHレベルの信号電位は対応のスイッチング素子を構成するnチャネルMOSトランジスタのゲートへ与えられる。MOSトランジスタN11〜N1nの電流供給能力が増加し、高速で信号を伝搬することができるとともにそのゲート電位の上昇によりしきい値電圧による信号振幅損失に及ぼす影響を抑制することができる。
請求項（抜粋）：
第1の電源ノードと第2の電源ノードへ与えられる電圧を受けて動作する複数の論理ブロックと、複数の配線と、少なくとも前記複数の配線を選択的に相互接続して前記複数の論理ブロックの信号伝搬経路を確立するための複数のスイッチング素子と、前記複数のスイッチング素子各々に対応して設けられかつ各々が第3の電源ノードと第4の電源ノードとの間に接続され、対応のスイッチング素子の導通/非導通状態を決定するデータを記憶するとともに、該記憶したデータに従って対応のスイッチング素子を導通/非導通状態に設定する複数のメモリセルと、前記複数の論理ブロックの第1および第2の電源ノードへ所定の電圧を供給する電圧供給源と、前記電圧供給源に結合され、前記電圧供給源が前記第1の電源ノードおよび第2の電源ノードへ印加する電圧の差の絶対値よりも大きくなるように前記電圧供給源が供給する電圧を変更して前記第3および第4の電源ノードへ該変更した電圧を印加する電圧変更手段とを備える、フィールドプログラマブルゲートアレイ。
IPC (3件)：
H03K 19/177
, G11C 11/413
, H03K 19/173 101
