特許
J-GLOBAL ID：200903029516397504
発振回路
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平10-081737
公開番号（公開出願番号）：特開平11-284437
出願日： 1998年03月27日
公開日（公表日）： 1999年10月15日
要約：
【要約】【課題】 発振出力ばかりでなく、外部から与えられたクロックに対応する信号を出力する機能を持つ水晶発振回路において、消費電力を低減する。【解決手段】 スタンバイ信号STBYが“L”、且つスイッチ12がオンのとき、PMOS15a及びNMOS15bで構成された抵抗手段15がフィードバック抵抗となり、水晶発振子11を用いた発振が行われる。また、スイッチ12がオフとなってクロック信号CLKが入力されたときには、該クロック信号CLKがNORゲート16で駆動され、インバータ17を介して出力される。ここで、信号STBYが“H”になると、PMOS15a及びNMOS15bがオフし、端子13,14間が遮断されるので、クロック信号CLKが“H”になっても、該端子13,14及びNORゲート16の出力端子O16を介してグランドGNDに無駄な電流が流れない。
請求項（抜粋）：
第1の端子と、第2の端子と、電源とグランドとの間に接続され且つスタンバイ信号と前記第1の端子上の信号とを入力し、該スタンバイ信号が第1の論理レベルのときには、該第1の端子上の信号に基づいて発振信号を出力し、該スタンバイ信号が第2の論理レベルのときには、該発振信号の出力を停止するゲート手段と、前記ゲート手段の出力端子及び前記第2の端子に一端が接続され、前記第1の端子に他端が接続された抵抗手段と、前記ゲート手段の出力端子に接続され、前記発振信号に基づく論理を設定して後段回路に与える出力部とを備えた発振回路において、前記抵抗手段は、前記第1の端子と前記第2の端子との間に接続され、前記スタンバイ信号が前記第1の論理レベルのときにオンして所定の抵抗値を設定し、該スタンバイ信号が前記第2の論理レベルのときには該第1及び第2の端子の間をオフするスイッチ回路で構成したことを特徴とする発振回路。
IPC (4件)：
H03B 5/32
, G06F 1/04
, H03B 5/02
, H03K 3/02
H03B 5/32 D
, G06F 1/04 C
, H03B 5/02 Z
, H03K 3/02 P
