特許
J-GLOBAL ID：200903029596705450
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
大胡 典夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-343806
公開番号（公開出願番号）：特開平5-175243
出願日： 1991年12月26日
公開日（公表日）： 1993年07月13日
要約：
【要約】 (修正有)【目的】 能動層表面が絶縁膜のストレスに影響されず、またゲート電極の寄生容量の低減が図れる短ゲート長のT型GaAs MESFETの製造方法を提供する。【構成】 半導体層1,2上にソース電極3sとドレイン電極3dを形成する工程と、第一の絶縁層4とこれよりもエッチングレートの小なる第二の絶縁層5を積層する工程と、前記第二の絶縁層上にレジスト層6を被着しこれに所望のゲート長の窓を設けたマスクによって第二の絶縁層に開孔する工程と、前記レジスト層の窓を広げたのちソース電極とドレイン電極の対抗面間の第一の絶縁層を全部除去する工程と、ゲート電極用金属層を被着し、前記レジスト層をマスクとしてリフトオフ法によりT型ゲート電極7を形成する工程を含む。
請求項（抜粋）：
半導体層上にソース電極とドレイン電極を形成する工程と、第一の絶縁層とこれよりもエッチングレートの小なる第二の絶縁層を積層し被着する工程と、前記第二の絶縁層上にレジスト層を被着しこれに所望のゲート長の窓を設けたマスクによって第二の絶縁層に開孔する工程と、前記レジスト層の窓を広げたのちソース電極とドレイン電極の対抗面を含む垂直面間の第一の絶縁層を全部除去する工程と、ゲート電極用金属層を被着し、前記レジスト層をマスクとしてリフトオフ法によりT型ゲート電極を形成する工程を含みショットキ接合型電界効果トランジスタを形成する半導体装置の製造方法。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 21/28
