特許

J-GLOBAL ID：200903029597336377

半導体記憶装置

発明者： 藤井 康宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-025397
公開番号（公開出願番号）：特開平5-226615
出願日： 1992年02月12日
公開日（公表日）： 1993年09月03日
要約：

【要約】【目的】 実セルアレイ周囲にダミーセルアレイが形成されたダイナミックフラム等の半導体記憶装置に関し、実セルアレイ端部でのパターンの規則性を維持しつつ、リフレッシュ特性の向上を計ることを目的とする。【構成】 ダミーセルアレイBを構成する蓄積ノード20-1,20-4を一体的に接続し、これに駆動電位Vccを供給する。また、選択トランジスタ部Q1 〜Q4 のドレインを形成する拡散層24-1,24-2をビット線を形成する導電層21を用いて接続し、これに駆動電位Vccを供給する。これによって選択トランジスタ部Q1 〜Q4 のソース、ドレインを構成するN型拡散層23-1〜24-4,24-1,24-2に電位Vccが供給される。

請求項（抜粋）：

蓄積容量(CS )及び選択トランジスタ部(Q1 ,Q2 )により情報の記憶を行なう実セル(a)を複数配列してなる実セルアレイ(A)の周囲に該実セル(a)と略同一パターンのダミーセル(b)を配列してなるセルアレイ(B)を形成してなる半導体記憶装置において、前記ダミーセルアレイ(B)全体に前記選択トランジスタ部(Q1 〜Q4 )のソースを形成する拡散層(23-1〜23-4)を蓄積容量部(CS )を形成する導電層(20)を用いて接続すると共に、前記選択トランジスタ部(Q1 〜Q4 )のドレインを形成する拡散層(24-1,24-2)をビット線(BL)を形成する導電層(21)を用いて接続する様にし、前記導電層(20)及び(21)に電荷を供給することにより、該拡散層(23-1〜23-4,24-1,24-2)に電荷を供給することを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  G11C 11/401

FI (2件)：

H01L 27/10 325 R ,  G11C 11/34 352 E