特許
J-GLOBAL ID：200903029621084368
パラレル信号入力断検出回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-046116
公開番号（公開出願番号）：特開平9-237113
出願日： 1996年03月04日
公開日（公表日）： 1997年09月09日
要約：
【要約】【課題】 特定の周期パターンをパラレル展開した信号を入力しても誤検出しないようにする。【解決手段】 変化点検出回路210 〜213 によりパラレル信号線を監視し、入力信号が一定期間ハイまたはローに変化しない場合に入力断を検出してその出力をアクティブとし、アクティブな状態で変化点が現れたときには一定時間経過後にスリープ状態とする。パターン識別回路によりこれらの変化点検出情報から信号入力断かどうか判断し、全ての信号線について入力断を検出した場合に、各信号線の論理レベルを判別し、特定のパターンのデータのときのみ信号入力断と判定してその出力をアクティブとする。このように、各信号線の変化点検出回路210〜213 の出力と各信号線の論理レベルの情報を結合することによって、シリアル伝送時の伝送パターンを予想して断の判定を行うようにしている。
請求項（抜粋）：
シリアル伝送信号がパラレル展開されたパラレル信号を入力して入力断を検出するパラレル信号入力断検出回路において、それぞれ前記パラレル信号の各信号線の変化点を監視し、一定時間以上継続するか否かで断検出を行う変化点検出手段と、前記変化点検出手段で全てのパラレル信号線について変化点なしを検出したとき、各パラレル信号線の入力データがハイレベルで固定しているかローレベルで固定しているかの情報を元にシリアル伝送の信号パターンを予測して断検出の判定を行うパターン識別手段とを具備することを特徴とするパラレル信号入力断検出回路。
IPC (4件)：
G05B 23/02
, G05B 9/03
, H03M 9/00
, H04B 17/00
G05B 23/02 V
, G05B 9/03
, H03M 9/00 C
, H04B 17/00 R
