特許
J-GLOBAL ID：200903029631767005
電圧検知回路
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-320507
公開番号（公開出願番号）：特開平8-178975
出願日： 1994年12月22日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】 電圧検知回路において、一時的な短絡状態における消費電流のピークを抑えると共に、回路全体としての消費電流を少なくする。【構成】 第1のPチャネル型MOSトランジスタQp 11、第4のPチャネル型MOSトランジスタQp 14、第5のPチャネル型MOSトランジスタQp15及び第1のNチャネル型MOSトランジスタQn 11が直列に接続されている。第2のPチャネル型MOSトランジスタQp 12は、ソースが電源電圧VDDに、ゲートが第1のノードN11に、ドレインが第3のノードN13にそれぞれ接続されている。第1の否定回路11が第3のノードN13と接地電圧VSSとの間に接続され、そのゲートが第2のノードN12に接続され、その出力が電圧検知信号VDTとなる。
請求項（抜粋）：
第1の抵抗体、第2の抵抗体、第3の抵抗体、第4の抵抗体及び否定回路により構成され、前記第1の抵抗体は電源電圧と第1のノードとの間に接続され、前記第2の抵抗体は前記第1のノードと第2のノードとの間に接続され、前記第3の抵抗体は接地電圧と前記第2のノードとの間に接続され、前記第4の抵抗体は電源電圧と第3のノードとの間に接続され、前記否定回路は前記第3のノードと接地電圧との間に接続され、前記否定回路の入力が前記第2のノードに接続され、前記否定回路の出力が電圧検知信号となることを特徴とする電圧検知回路。
IPC (4件)：
G01R 19/165
, G05F 3/24
, H01L 27/04
, H01L 21/822
