特許
J-GLOBAL ID：200903029732820900
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-263096
公開番号（公開出願番号）：特開平9-107103
出願日： 1995年10月11日
公開日（公表日）： 1997年04月22日
要約：
【要約】【課題】 基板浮遊効果を防止するとともに、ゲート容量、コンタクト抵抗を低減し、しかも、2個以上シリアルに接続することが可能なSOI-MOSトランジスタの構造を得る。【解決手段】 活性領域5を第1の配線1および第2の配線2と各々の配線の側部から延びる第3の配線14と第4の配線15とによって、1対のn+ 型ソース/ドレイン領域3と、p+ 型チャネル電位固定用領域4とに分割する。実効チャネル領域11に蓄積された正孔はこのp+ 型チャネル電位固定用領域4へ流れ込むので基板浮遊効果を防止することができる。1対のn+ 型ソース/ドレイン領域3の一方の領域が他の領域より広いのでコンタクト抵抗を下げることができる。さらに、ゲート配線がお互いに接続されないので、トランジスタのシリアル接続が可能となる。
請求項（抜粋）：
絶縁膜上に形成され、分離領域に囲まれた半導体層からなる活性領域と、ゲート配線とを含むSOI型の半導体装置であって、前記ゲート配線は、前記活性領域上に前記活性領域を横切るように形成された第1の配線と、前記第1の配線の一方の側部から、前記分離領域へ向かって形成された第2の配線とを含み、前記活性領域は、前記第1の配線の他方の側部側に位置する第1の領域と、前記第1の配線の一方の側部側において、前記第2の配線の両側に位置する第2および第3の領域とを含み、前記第1〜第3の領域はそれぞれ、その表面に他の素子と電気的に接続するためのコンタクトが形成可能な領域を有し、前記第1および第2の領域は第1導電型を有し、前記第3の領域および前記ゲート配線下に位置する領域は第2導電型を有し、前記第1の配線、前記第1および第2の領域はSOI-MOSトランジスタを構成する半導体装置。
IPC (5件)：
H01L 29/786
, H01L 21/762
, H01L 27/04
, H01L 21/822
, H01L 27/12
H01L 29/78 626 B
, H01L 27/12 F
, H01L 21/76 D
, H01L 27/04 A
