特許
J-GLOBAL ID：200903029763667336
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-193912
公開番号（公開出願番号）：特開平11-040578
出願日： 1997年07月18日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 レジスト除去時の表面酸化の問題を解決して均一な基板エッチングを実現し、かつ簡易な製造方法で表面準位の影響を抑制できる半導体装置を得る。【解決手段】 感光性の異なる上下二層のレジスト13、14を半導体基板10上に形成し、上層のレジスト14を露光し、現像して、下層のレジスト13を露出させ、次に、下層のレジストの露出領域13aの一部を露光し、現像して、半導体基板10を露出させる。続いて、下層のレジスト13をマスクとして半導体基板10をエッチングしてリセス溝20aを形成し、次に、上層のレジスト14をマスクとして下層のレジストの露出領域13aを露光し、かつ現像して、半導体基板の露出領域10aを拡大する。その後、下層のレジスト13をマスクとして半導体基板10をエッチングして二段の階段状のリセス溝20bを形成し、このリセス溝20bの深い方の底面及び側面を覆うゲート電極15を形成する。
請求項（抜粋）：
感光性の異なる上下二層のレジストを半導体基板上に形成する工程と、上記二層のレジストの上層のレジストを露光し、現像して、下層のレジストを露出させる工程と、上記下層のレジストの露出領域の一部を露光し、現像して、上記半導体基板を露出させる工程と、上記下層のレジストをマスクとして上記露出した半導体基板をエッチングして、当該半導体基板に凹部を形成する第1の凹部形成工程と、上記上層のレジストをマスクとして上記下層のレジストの露出領域を露光し、かつ現像して、上記半導体基板の露出領域を拡大する工程と、上記下層のレジストをマスクとして上記凹部が形成された半導体基板をエッチングして、当該半導体基板に二段の階段状の凹部を形成する第2の凹部形成工程と、上記二段の凹部の深い方の底面及び側面を覆う金属からなる電極を形成する工程とを含む半導体装置の製造方法。
IPC (4件)：
H01L 21/338
, H01L 29/812
, H01L 29/41
, H01L 29/43
H01L 29/80 F
, H01L 29/44 Z
, H01L 29/46 H
