特許

J-GLOBAL ID：200903029769271140

半導体記憶装置

発明者： 上岡 純二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平4-121357
公開番号（公開出願番号）：特開平5-291535
出願日： 1992年04月15日
公開日（公表日）： 1993年11月05日
要約：

【要約】【目的】 スタティックメモリセルにおいて、接地配線に用いている多結晶シリコン膜とメモリセル節点間の容量を減らすことなく、ワード線との間の容量のみを減少し、アクセス速度の遅延を防ぐ。【構成】 ワード線105a,105c上のシリコン酸化膜106の膜厚を駆動トランジスタのゲート電極105b上の膜厚よりも厚く形成して、ワード線105a,105cと第2層多結晶シリコン膜107との間の層間容量を駆動トランジスタのゲート電極105bよりも小さくし、ワード線の遅延を少なくする。

請求項（抜粋）：

第1層の多結晶シリコン膜でゲートを形成した駆動トランジスタ及びワード線と、前記第1層の多結晶シリコン膜の上層に、層間絶縁膜を介して形成された第2層の多結晶シリコン膜からなる接地配線とを有し、前記駆動トランジスタ及び前記ワード線は、前記接地配線と平面的に重なり合う部分を含むものであり、前記ワード線と前記接地配線との間の層間絶縁膜の膜厚は、前記駆動トランジスタと前記接地配線との間の層間絶縁膜の膜厚よりも厚く設定されたものであることを特徴とする半導体記憶装置。