特許

J-GLOBAL ID：200903029813357589

半導体装置の製造方法

発明者： 虫賀 満輝
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平8-039487
公開番号（公開出願番号）：特開平9-232312
出願日： 1996年02月27日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】銅を配線材料とした多層配線を有する半導体装置の製造方法に関し、配線層間の寄生容量を低減し、銅のエッチング生成物による配線層間の短絡を防止する。【解決手段】基体31上の第1の絶縁膜32に凹部34を形成する工程と、凹部34に銅膜35aを埋め込む工程と、銅膜35aの表面に第1の導電膜36を選択的に成長する工程と、第1の導電膜36を被覆して第2の絶縁膜37を形成する工程と、第2の絶縁膜37を選択的にエッチングして第1の導電膜36上に第2の絶縁膜37の開口38a,38bを形成する工程と、開口38a,38bに第2の導電膜を埋め込み、第1の導電膜36と接触させる工程とを有する。

請求項（抜粋）：

基体上の第1の絶縁膜に凹部を形成する工程と、前記凹部に銅膜を埋め込む工程と、前記銅膜の表面に第1の導電膜を選択的に成長する工程と、前記第1の導電膜を被覆して第2の絶縁膜を形成する工程と、前記第2の絶縁膜を選択的にエッチングして前記第1の導電膜上に前記第2の絶縁膜の開口を形成する工程と、前記開口に第2の導電膜を埋め込み、前記第1の導電膜と接触させる工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/3205 ,  H01L 21/768

FI (2件)：

H01L 21/88 M ,  H01L 21/90 B