特許
J-GLOBAL ID：200903029834682684
FPGA繰返し可能相互接続構成体
発明者：
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出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-545662
公開番号（公開出願番号）：特表2001-519133
出願日： 1997年08月28日
公開日（公表日）： 2001年10月16日
要約：
【要約】本発明は、好適には、同一のタイルからなるアレイ内に包含されているFPGA相互接続構成体を提供している。本発明の第一の側面によれば、隣接するタイルへ接続する単一長線(S,N,E,W)及び幾つかのタイル分離れたタイルへ接続する中間長線(6VM,6VN,6VS)の組合わせが相互接続階層を形成しており、それは任意の論理ブロックを任意のその他の論理ブロックへ接続することを可能とすると共に、隣接するタイル及びある距離離れたタイルの両方に対して高速の経路を可能とさせる。本発明の第二の側面によれば、各タイルは形態特定可能論理要素(CLE)と出力マルチプレクサとを有する論理ブロックを有している。CLE出力端をCLE入力端へ接続するために論理ブロック内に高速フィードバック経路が設けられており、出力マルチプレクサをバイパスし、従って、殆どの従来のFPGA論理ブロックにおいて得られるものよりもより高速のフィードバックを提供している。本発明の第三の側面によれば、高ファンアウト信号をアレイ内の任意のタイルへ配分させることが可能である。
請求項（抜粋）：
FPGAにおいて、 複数個のタイルからなるアレイが設けられており、各タイルにおいて、 論理ブロック、 複数個のPIP、 複数個の線セグメント、各このような線セグメントは複数個の相互接続線を形成するために隣接するこのようなタイル内の別のこのような線セグメントと当接しており、 前記相互接続線の幾つかは2個の隣接するこのようなタイル内の2個のこのような論理ブロックをプログラミングによって接続する単一長線であり、且つ 前記相互接続線のうちの少なくとも1本が第二タイル内のこのような1個のPIP及び少なくとも1個のこのような単一長線を介して第一のこのようなタイル内の第一のこのような論理ブロックを第二のこのようなタイル内の第二のこのような論理ブロックへプログラミングによって接続する中間長線であり、前記第二タイルは少なくとも第三のこのようなタイルによって前記第一タイルから離隔されており、前記中間長線は前記第三タイル内のいずれのPIPとも接続するものではない、を有しているFPGA。
IPC (2件)：
H03K 19/177
, H03K 19/173
H03K 19/177
, H03K 19/173
