特許

J-GLOBAL ID：200903029865153086

半導体装置及びその製造方法

発明者： 林 浩美 ,  渡部 潔 ,  大塚 俊之
出願人/特許権者： 富士通株式会社
代理人 (1件)： 有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-060188
公開番号（公開出願番号）：特開平8-264767
出願日： 1995年03月20日
公開日（公表日）： 1996年10月11日
要約：

【要約】【目的】 ゲート電極を形成する際、ゲート酸化膜へのエッチングダメージ及びゲート酸化膜の膜減りを抑えることができる。【構成】 シリコン基板上にゲート酸化膜及びゲート酸化膜とエッチング選択比を有する選択除去可能なストッパー膜を順次形成し、次いで、選択除去可能なストッパー膜上にレジストパターンを形成し、次いで、レジストパターンをマスクとして選択除去可能なストッパー膜をエッチングして開口部を形成し、次いで、レジストパターンを除去し、次いで、開口部内を覆うように全面に導電性膜を形成し、次いで、選択除去可能なストッパー膜をポリッシングまたはエッチバック時のストッパー膜として、導電性膜をポリッシングまたはエッチバックして開口部内に埋め込んでゲート電極を形成し、次いで、選択除去可能なストッパー膜を除去する。

請求項（抜粋）：

シリコン基板上にゲート酸化膜及び該ゲート酸化膜とエッチング選択比を有する選択除去可能なストッパー膜を順次形成する工程と、次いで、該選択除去可能なストッパー膜上にレジストパターンを形成する工程と、次いで、該レジストパターンをマスクとして該選択除去可能なストッパー膜をエッチングして開口部を形成する工程と、次いで、該レジストパターンを除去する工程と、次いで、該開口部内を覆うように全面に導電性膜を形成する工程と、次いで、該選択除去可能なストッパー膜をポリッシングまたはエッチバック時のストッパー膜として、該導電性膜をポリッシングまたはエッチバックして該開口部内に埋め込んでゲート電極を形成する工程と、次いで、該選択除去可能なストッパー膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/336

FI (4件)：

H01L 29/78 301 G ,  H01L 21/28 E ,  H01L 21/302 E ,  H01L 29/78 301 P