特許

J-GLOBAL ID：200903029881940640

半導体記憶装置

発明者： 古谷 清広
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-120543
公開番号（公開出願番号）：特開平9-035498
出願日： 1996年05月15日
公開日（公表日）： 1997年02月07日
要約：

【要約】【課題】 複数の半導体記憶装置のテストを、単一のデータ判定回路を備えるテスタを用いて行うことを可能とするために、テスト機構を内蔵した半導体記憶装置を提供する。【解決手段】 N型MOSFETQ16のドレイン電極はヒューズ素子F1(経路切断素子)を介して電源電位VCCに接続され、ソース電極はN型MOSFETQ17のドレイン電極に接続され、N型MOSFETQ16のドレイン電極はインバータG16の入力に接続されるとともに、接地電位VSSとの間に接続された抵抗素子R1に接続されている。

請求項（抜粋）：

入出力線対を介してメモリセルアレイにデータの書き込み、読み出しを行う半導体記憶装置であって、前記データの入力および出力を兼用するデータ入出力端子と、前記データ入出力端子に接続され、前記入出力線対を介して前記メモリセルアレイにデータの書き込みを行う書き込み手段と、前記入出力線対を介して前記メモリセルアレイからデータの読み出しを行う読み出し手段と、前記データ入出力端子と前記読み出し手段との間に接続され、前記読み出し手段によって読み出された読み出しデータを前記データ入出力端子に出力する出力手段をさらに備え、前記データ入出力端子に接続され、外部から与えられた期待値データを一時的に保持する期待値保持手段と、前記期待値保持手段および前記読み出し手段に接続され、前記読み出し手段によって読み出された読み出しデータと、前記期待値データとの比較を行い比較結果を出力する比較手段と、前記比較手段に接続され、前記比較結果を不揮発的に保持するとともに、前記比較結果を反映したテスト結果信号を出力する比較結果保持手段と、前記期待値保持手段、前記比較結果保持手段、前記出力手段を制御する制御信号を出力する制御手段とを備え、前記比較結果保持手段から出力される前記テスト結果信号を用いて、書き込みおよび読み出しの動作の正誤を外部に示すことを特徴とする半導体記憶装置。