特許
J-GLOBAL ID：200903029925715089
半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-265703
公開番号（公開出願番号）：特開平6-119780
出願日： 1992年10月05日
公開日（公表日）： 1994年04月28日
要約：
【要約】 (修正有)【目的】テストモード信号によりリフレッシュ動作の制御を可能とする。【構成】セルフ・リフレッシュの間において、テストモード制御回路1及びテストモード発生器2を介して出力されるテストモード信号102は、OR回路7に入力される。OR回路7では、セルフ・リフレッシュ制御信号(A)103との論理和がとられて、セルフ・リフレッシュ制御信号(B)104が出力され、リフレッシュ制御回路5に入力される。テストモード発生器2より出力される“H”レベルのテストモード信号102に対応して、セルフ・リフレッシュ制御信号104を受けるリフレッシュ制御回路5においては、分周出力信号107によるセルフ・リフレッシュ動作が、当該セルフ・リフレッシュ制御信号(B)104の制御作用を介して、テストモード信号102が“H”レベルの時点に対応して停止される。これにより、任意にテストモードに入ることができる。
請求項（抜粋）：
ダイナミック・ランダム・アクセス・メモリ(以下、DRAMと云う)を含む半導体メモリにおいて、所定の第2のセルフ・リフレッシュ制御信号ならびに所定のクロック信号の分周信号を介して、当該分周信号の周期にて前記DRAMに対するセルフ・リフレッシュ動作を制御するリフレッシュ制御回路と、前記クロック信号を発振出力するオシレータと、前記DRAMに対するセルフ・リフレッシュ動作を制御するためのテストモード信号を生成して出力するテストモード信号発生手段と、前記テストモード信号と所定の第1のセルフ・リフレッシュ制御信号との論理和をとり、前記第2のセルフ・リフレッシュ制御信号として出力する論理和回路と、を少なくとも備えて構成され、前記DRAMに対するセルフ・リフレッシュ・モード期間中において、前記テストモード信号により当該セルフ・リフレッシュ・モードを制御することを特徴とする半導体メモリ。
IPC (2件)：
G11C 11/403
, G11C 29/00 303
